?300埃，例如可以是30埃、100埃、200埃或300埃等。所述第一 TiN层5的厚度范围可为20?300 埃。
[0037]请参阅图5。接下来，可采用公知的光刻及刻蚀工艺，分别对第一 TiN层4、第一NiPt层5进行图形化。例如通过光刻技术，将图形转移到第一 TiN层、第一 NiPt层上，再经干法刻蚀，选择性地去除NMOS上的第一 TiN层、第一 NiPt层，只保留PMOS上具有压应力的第一 TiN层5和第一 NiPt层4。在NMOS保留的SiN层3，可用作在去除其上第一 NiPt时的隔离层，起到保护S/D的作用，避免对S/D带来额外的损害。然后，选择性地去除NMOS上需要形成金属硅化物区域的SiN，即在NMOS上需要形成金属硅化物的区域开出SiN层3的工艺窗口(图5为与图4形成明显区分，已将NMOS区域的SiN层图形全部略去表示已开出工艺窗口，请避免误解)。
[0038]如框03所示，步骤S03:沉积一第二 NiPt层和拉应力第二 TiN层，并选择性地去除PMOS上的第二 TiN层、第二 NiPt层。
[0039]请参阅图6。接下来，继续沉积一层第二 NiPt层6和一层具有拉应力的第二 TiN层7，将NMOS和PMOS器件区域覆盖。作为一可选的实施方式，所述第二 NiPt层6中Pt的含量范围可为O?15%，例如可以是0%、5%、10%或15%等。也就是说，NiPt可以纯镍形态存在。作为一可选的实施方式，所述第二 NiPt层6的厚度范围可为30?300埃，例如可以是30埃、100埃、200埃或300埃等。进一步地，所述第一、第二 NiPt层4、6中Pt的含量可以不同，也可以相同；所述第一、第二 NiPt层4、6的厚度可以不同，也可以相同。优选地，所述第二 NiPt层6中Pt的含量大于第一 NiPt层4中Pt的含量。所述第二 TiN层7的厚度范围可为20?300埃；并且，所述第一、第二 TiN层5、7的厚度可以不同，也可以相同。
[0040]请参阅图7。接下来，可采用公知的光刻及刻蚀工艺，分别对第二 TiN层7、第二NiPt层6进行图形化。例如通过光刻技术，将图形转移到第二 TiN层、第二 NiPt层上，再经干法刻蚀，选择性地去除PMOS上的第二 TiN层、第二 NiPt层，只保留NMOS上具有拉应力的第二 TiN层7和第二 NiPt层6。这样，在NM0S、PM0S器件区域就各自覆盖了一层NiPt层以及一层TiN层，其中，位于NMOS的第二 TiN层7具有拉应力、位于PMOS的第一 TiN层5具有压应力。
[0041]如框04所示，步骤S04:进行第一次退火，在需要形成金属硅化物的区域形成第一镍硅化物。
[0042]接下来，通过进行第一次退火，以在需要形成金属硅化物的区域形成第一镍硅化物。即通过第一次退火，使NiPt中的镍与多晶硅栅极和源/漏区域的硅发生反应，生成第一镍硅化物。优选地，所述第一镍硅化物可为Ni2Si。所述第一次退火时的工艺温度可为200 ?350。。。
[0043]如框05所示，步骤S05:去除第一、第二TiN层以及没有反应的第一、第二NiPt层。
[0044]接下来，在第一次退火后，即可采用公知技术，将第一、第二 TiN层5、7、没有反应的第一、第二 NiPt层4、6以及SiN层3从NMOS、PMOS器件表面去除(图略)。
[0045]如框06所示，步骤S06:进行第二次退火，在需要形成金属硅化物的区域形成第二镍硅化物。
[0046]接下来，通过进行第二次退火，以在需要形成金属硅化物的区域进一步形成第二镍硅化物。即通过第二次退火，使在多晶硅栅极和源/漏区域表层已生成的第一镍硅化物进一步转化为第二镍硅化物。优选地，所述第二镍硅化物可为NiSi。所述第二次退火时的工艺温度可为350?550°C。在两次退火过程中，随着NiPt参与反应被消耗，应力层TiN距离S/D和沟道(channel)越来越近，其应力作用越有效。
[0047]作为一可选的实施方式，在上述步骤S03和步骤S04中，在沉积第二 NiPt层6、第二 TiN层7后，也可以保留PMOS上的第二 TiN层7、第二 NiPt层6不作去除处理，并直接进行第一次退火。在此状态下，对器件的性能并不会产生明显影响，但却可以省去一道工艺步骤。
[0048]需要说明的是，在上述的步骤S02和步骤S03中，也可以先沉积第二 NiPt层、具有拉应力的第二 TiN层，并选择性地去除PMOS上的第二 TiN层、第二 NiPt层；然后，再沉积第一 NiPt层、具有压应力的第一 TiN层，并选择性地去除NMOS上的第一 TiN层、第一 NiPt层。也就是说，这两个步骤次序可以颠倒执行。
[0049]综上所述，本发明通过应用应力技术，在NMOS和PMOS上沉积具有相反应力的TiN作为NiPt的保护层，在后续的镍硅化物形成过程中，不同的应力经过反应以及相变被记忆下来，使形成的镍硅化物可对NMOS沟道施加拉应力，对PMOS沟道施加压应力，从而避免了在金属硅化物的形成过程中，引入应力层所带来的负面作用，改善了器件的性能；NM0S和PMOS覆盖的NiPt具有不同含量的Pt，可满足器件的不同要求；此外，在NMOS保留的SiN，可在去除其上的NiPt时，避免对S/D带来额外的损害。
[0050]以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
【主权项】
1.一种制作镍硅化物的方法，其特征在于，包括以下步骤: 步骤SOl:提供一形成有NMOS和PMOS的半导体衬底，沉积一 SiN层作为金属硅化物阻挡层，并选择性地去除PMOS上需要形成金属硅化物区域的SiN ; 步骤S02:依次沉积一第一 NiPt层和压应力第一 TiN层，并选择性地去除NMOS上的第一 TiN层、第一 NiPt层，随后，选择性地去除匪OS上需要形成金属硅化物区域的SiN ； 步骤S03:沉积一第二 NiPt层和拉应力第二 TiN层，并选择性地去除PMOS上的第二 TiN层、第二 NiPt层； 步骤S04:进行第一次退火，在需要形成金属硅化物的区域形成第一镍硅化物； 步骤S05:去除第一、第二 TiN层以及没有反应的第一、第二 NiPt层； 步骤S06:进行第二次退火，在需要形成金属硅化物的区域形成第二镍硅化物。2.根据权利要求1所述的制作镍硅化物的方法，其特征在于，所述第一镍硅化物为Ni2Si,所述第二镍硅化物为NiSi。3.根据权利要求1所述的制作镍硅化物的方法，其特征在于，所述第一、第二NiPt层中Pt的含量范围分别为O?15%。4.根据权利要求3所述的制作镍硅化物的方法，其特征在于，所述第一、第二NiPt层中Pt的含量不同。5.根据权利要求4所述的制作镍硅化物的方法，其特征在于，所述第二NiPt层中Pt的含量大于第一 NiPt层中Pt的含量。6.根据权利要求1、3、4或5所述的制作镍硅化物的方法，其特征在于，所述第一、第二NiPt层的厚度范围为30?300埃。7.根据权利要求6所述的制作镍硅化物的方法，其特征在于，所述第一、第二NiPt层的厚度不同。8.根据权利要求1所述的制作镍硅化物的方法，其特征在于，所述第一、第二TiN层的厚度范围为20?300埃。9.根据权利要求8所述的制作镍硅化物的方法，其特征在于，所述第一、第二TiN层的厚度不同。10.根据权利要求1所述的制作镍硅化物的方法，其特征在于，所述第一次退火温度为200?350°C，第二次退火温度为350?550°C。
【专利摘要】本发明公开了一种制作镍硅化物的方法，通过应用应力技术，在NMOS和PMOS上沉积具有相反应力的TiN作为NiPt的保护层，在后续的镍硅化物形成过程中，不同的应力经过反应以及相变被记忆下来，使形成的镍硅化物可对NMOS沟道施加拉应力，对PMOS沟道施加压应力，从而避免了在金属硅化物的形成过程中，引入应力层所带来的负面作用，改善了器件的性能；NMOS和PMOS覆盖的NiPt具有不同含量的Pt，可满足器件的不同要求；此外，在NMOS保留的SiN，可在去除其上的NiPt时，避免对S/D带来额外的损害。
【IPC分类】H01L21/8238, H01L29/78, H01L21/28
【公开号】CN104952800
【申请号】CN201510367130
【发明人】鲍宇
【申请人】上海华力微电子有限公司
【公开日】2015年9月30日
【申请日】2015年6月29日