的硬掩模层的硬掩模层上方形成光刻胶的蚀刻掩模，以及去除暴露区域中的硬掩模层来形成。半导体材料随后从由用于垂直RESURF沟槽212和辅助沟槽234的硬掩模层所暴露的区域中的衬底202被去除。可以使用定时反应离子蚀刻(RIE)工艺从衬底202去除半导体材料，以达到垂直RESURF沟槽212和辅助沟槽234的期望深度。蚀刻掩膜中的光刻胶可以通过RIE工艺去除。硬掩模层和任何残留的光刻胶可以在形成垂直RESURF沟槽212和辅助沟槽234之后被去除。
[0022]第一热氧化物层240形成在垂直RESURF沟槽212和辅助沟槽234的侧壁和底部处，并可能在衬底202的顶表面204处。第一热氧化物层240可以是50纳米至200纳米厚。第一沉积二氧化硅层242形成在第一热氧化物层240上。第一沉积二氧化硅层242可以是200纳米至400纳米厚，并且可以通过亚常压化学汽相沉积(SACVD)工艺使用二氯硅烷和氧气来形成。可替代地，第一沉积二氧化硅层242可以通过等离子体增强化学气相沉积(PECVD)工艺使用原硅酸四乙酯(也称为四乙氧基硅烷或TE0S)来形成。第一沉积二氧化硅层242可以随后在退火步骤中被致密化。
[0023]第一多晶硅层244形成在垂直RESURF沟槽212和辅助沟槽234中的第一沉积二氧化硅层242上并在衬底202的顶表面204上方延伸。第一多晶硅层244可以例如在顶表面204上方为500纳米至700纳米厚。第一多晶硅层244可以在形成期间使用例如磷来掺杂，以具有IX 118Cm 3至5 X 10 18cm 3的平均掺杂密度。可替代地，第一多晶硅层244可以通过离子注入掺杂剂例如磷以I X 114Cm 3S 5X10 15cm 3的剂量来掺杂，并且随后在900°C至1000°C下进行退火10至60分钟。
[0024]参考图2B，均厚回蚀工艺从衬底202的顶表面204上方的第一多晶硅层244除去多晶硅，使得第一多晶硅层244处于垂直RESURF沟槽212和辅助沟槽234内。
[0025]可以例如使用包括氟自由基的等离子体蚀刻或使用胆碱的湿法蚀刻来执行该均厚回蚀。辅助沟槽234中的第一多晶硅层244与垂直RESURF沟槽212中的第一多晶硅层244是连续的。辅助沟槽234中的第一多晶硅层244的顶表面与衬底202的顶表面204大致共面(例如，在200纳米内)。
[0026]参考图2C，回蚀掩模246形成在辅助沟槽234上方，以便暴露出垂直RESURF沟槽212。多晶硅蚀刻工艺从垂直RESURF沟槽212中的第一多晶硅层244去除多晶硅，使得第一多晶硅层244的剩余多晶硅在垂直RESURF沟槽212的下部部分中形成下场板220，该下场板220可以例如从垂直RESURF沟槽212的大致中间延伸到垂直RESURF沟槽212的底部。回蚀掩模246防止从辅助沟槽234去除多晶硅。回蚀掩模246在多晶硅蚀刻工艺完成之后被去除。
[0027]参考图2D，均厚氧化物回蚀工艺从衬底202的顶表面204上方并且从下场板220上方的垂直RESURF沟槽212去除第一沉积二氧化硅层242的至少一部分并且可能去除全部。下场板220防止从下场板220的顶部下方的垂直RESURF沟槽212去除第一沉积二氧化硅层242，并且第一多晶硅层244防止从辅助沟槽234去除第一沉积二氧化硅层242。在均厚氧化物回蚀工艺完成后，第一热氧化物层240的大部分和可能全部保留在垂直RESURF沟槽212的侧壁上。均厚氧化物回蚀工艺可以包括例如使用缓冲氢氟酸溶液的定时湿法蚀亥IJ。示例性缓冲氢氟酸溶液是10份去离子水中的40%氟化铵和I份去离子水中的49%氢氟酸；此示例性缓冲氢氟酸表现出超过热氧化物蚀刻速率的两倍的致密SACVD 二氧化硅的蚀刻速率。
[0028]参考图2E，第二沉积二氧化硅层248形成在第一热氧化物层240上方和下场板220上方。第二淀积二氧化硅层248可以是160纳米至280纳米厚，并且可以通过SACVD工艺或PECVD工艺形成。第二沉积二氧化硅层248可以随后在退火步骤中被致密化。
[0029]参考图2F，栅极沟槽250形成在垂直RESURF沟槽212之间的顶表面204处的衬底202中。栅极介电层228形成在栅极沟槽250中的衬底202上。第二多晶硅层252形成在栅极沟槽250中和垂直RESURF沟槽212中的半导体器件200的现有顶表面上。第二多晶硅层252可以例如在顶表面204上方是550纳米至700纳米厚。第二多晶硅层252可以在形成期间例如使用磷来掺杂，以具有I X 118Cm 3S 5X10 18cm 3的平均掺杂密度。可替代地，第二多晶硅层252可以通过离子注入掺杂剂例如磷以I X 114Cm 2S 5X10 15cm 2的剂量来掺杂，并且随后在900°C至1000°C下退火20至60分钟。第二多晶硅层252通过第二淀积二氧化硅层248与下场板220电隔离。
[0030]参考图2G，栅极蚀刻掩模254形成在栅极沟槽250上方的第二多晶硅层252上。栅极蚀刻工艺从由栅极蚀刻掩模254暴露出的第二多晶硅层252去除多晶硅，以形成垂直MOS晶体管206的栅极226。在栅极蚀刻工艺完成后，垂直RESURF沟槽212中的第二多晶硅层252的顶表面与衬底202的顶表面204大致共面(例如，在200纳米内)。垂直RESURF沟槽212中的第二多晶硅层252形成从下场板220向上延伸的上场板222。
[0031]下场板220通过第一热氧化物层240和第一沉积二氧化硅层242的组合与衬底202隔离。上场板222通过第一热氧化物层240和第二沉积二氧化硅层248的组合与衬底202隔离。第一热氧化物层240、第一沉积二氧化硅层242以及第二沉积二氧化硅层248提供设置在垂直RESURF沟槽212的侧壁和底部上的介电沟槽衬垫214。介电沟槽衬垫214大多是二氧化硅，并且不具有氮化硅或碳化硅蚀刻停止层。介电沟槽衬垫214在下场板220与垂直漂移区210之间比在上场板222与垂直漂移区210之间更厚。根据参考图2A至图2G所描述的工艺序列而形成的垂直MOS晶体管206可以提供制造简单性与晶体管性能的期望平衡。
[0032]参考图2H，p型体区224形成在邻接栅极沟槽250的衬底202中。η型源极区230形成在邻接与垂直漂移区210相对的栅极沟槽250的衬底202中。重掺杂ρ型体接触区232可以可选地形成在衬底202的顶表面204处的体区224中。
[0033]源极电极258形成在衬底202上方，以便通过体接触区232 (如果存在)与源极区230和体区224形成电接触。源极电极258进一步与垂直RESURF沟槽212的顶部处的上场板222形成电接触，并且与辅助沟槽234中的第一多晶硅层244形成电接触，该第一多晶硅层244与垂直RESURF沟槽212中的下场板220是连续的。源极电极258可以包括与源极区230、上场板222和辅助沟槽234中的第一多晶硅层244直接接触的一层或多层钛和氮化钛或氮化钽的接触金属层。源极电极258可以进一步包括在接触金属层上的例如I至5微米厚的铝层或铜层。
[0034]图3A-3D示出参考图2Α-2Η所描述的制造工艺序列的变体中的各个阶段。
[0035]参考图3Α，半导体器件300形成在衬底302中和衬底302上，其包括延伸到衬底302的顶表面304的半导体。垂直MOS晶体管306包括设置在垂直MOS晶体管306的η型垂直漂移区310下方的衬底302中的η型漏极接触区308。可选的场氧化物元件338可以形成在衬底302的顶表面304处。垂直RESURF沟槽312形成在垂直漂移区310的至少两个相对侧上的衬底302中。
[0036]第一热氧化物层340形成在垂直RESURF沟槽312的侧壁和底部处，并可能形成在衬底302的顶表面304处。第一淀积二氧化硅层342形成在第一热氧化物层340上。
[0037]下场板320形成在垂直RESURF沟槽312的下部部分中，该下场板320例如从垂直RESURF沟槽312的大致中间延伸到垂直RESURF沟槽312的底部。下场板320可以使用均厚蚀刻代替参考图2C所描述的图案化蚀刻工艺来形成。均厚氧化物回蚀工艺从衬底302的顶表面304上方并从下场板320上方的垂直RESURF沟槽312去除至少一部分并可能全部的第一沉积二氧化硅层342，并且留下仍然在垂直RESURF沟槽312的侧壁上的大部分并可能全部的第一热氧化物层340。
[0038]第二沉积二氧化硅层348形成在第一热氧化物层340上方和下场板320上方。第二沉积二氧