化硅层348覆盖下场板320的顶部。
[0039]参考图3Β，各向异性氧化物回蚀工艺从下场板320的顶部去除第二淀积二氧化硅层348，并且留下在垂直RESURF沟槽312的侧壁上的第一热氧化物层340上的第二淀积二氧化硅层348的大多数部分并可能基本上全部。第二沉积二氧化硅层348可以通过各向异性氧化物回蚀工艺被从衬底302的顶表面304上方去除。
[0040]参考图3C，栅极沟槽350形成在垂直RESURF沟槽312之间的顶表面304处的衬底302中。栅极介电层328形成在栅极沟槽350中的衬底302上。多晶硅层352形成在如参考图2F所描述的在栅极沟槽350和垂直RESURF沟槽312中的半导体器件300的现有顶表面上。在本示例中，多晶硅层352与下场板320的顶部形成电接触。
[0041]参考图3D，半导体器件的制造如参考图2H所描述的那样继续。多晶硅回蚀工艺从衬底302的顶表面304上方去除图3C的多晶硅层352，以在垂直RESURF沟槽312中形成上场板322，该上场板322从下场板320向上延伸，并且栅极326形成在图3C的多晶硅层352的栅极沟槽350中。下场板320通过第一热氧化物层340和第一沉积二氧化硅层342的组合与衬底302隔离。上场板322通过第一热氧化物层340和第二沉积二氧化硅层348的组合与衬底302隔离。第一热氧化物层340、第一沉积二氧化硅层342以及第二沉积二氧化硅层348提供设置在垂直RESURF沟槽312的侧壁和底部上的介电沟槽衬垫314。该介电沟槽衬垫314大多是二氧化硅，并且没有氮化硅或碳化硅蚀刻停止层。介电沟槽衬垫314在下场板320与垂直漂移区310之间比在上场板322与垂直漂移区310之间更厚。
[0042]ρ型体区324形成在邻接栅极沟槽350的衬底302中。η型源极区330形成在邻接与垂直漂移区310相对的栅极沟槽350的衬底302中。重掺杂ρ型体接触区332可以可选地形成在衬底302的顶表面304处的体区324中。源极电极358形成在衬底302上方，以便通过体接触区332(如果存在)与源极区330和体区324形成电接触。源极电极358进一步与垂直RESURF沟槽312的顶部处的上场板322形成电接触。在本实施例中，上场板322直接电连接到下场板320，这可以有利地减少半导体器件300所需要的面积。
[0043]图4A-4C示出参考图2Α-2Η所描述的制造工艺序列的另一变体的示例中的各个阶段。
[0044]参考图4Α，半导体器件400形成在衬底402中和衬底402上，其包括延伸到衬底402的顶表面404的半导体。垂直MOS晶体管406包括设置在垂直MOS晶体管406的η型垂直漂移区410下方的衬底402中的η型漏极接触区408。可选的场氧化物元件438可以形成在衬底402的顶表面404处。垂直RESURF沟槽412形成在垂直漂移区410的至少两个相对侧上的衬底402中。
[0045]第一热氧化物层440形成在垂直RESURF沟槽的侧壁和底部412处，并且可能在衬底402的顶表面404处。本示例的第一热氧化物层440比前面示例的第一热氧化物层240和340更厚。在本示例中，第一热氧化物层440可以是例如240纳米至440纳米厚。第一淀积二氧化硅层442形成在第一热氧化物层440上。下场板420形成在垂直RESURF沟槽412的下部部分中，该下场板420可以例如从垂直RESURF沟槽412的大致中间延伸到垂直RESURF沟槽412的底部。下场板420可以使用均厚蚀刻代替参考图2C所描述的图案化蚀刻工艺来形成。均厚氧化物回蚀工艺从衬底402的顶表面404上方并从下场板420上方的垂直RESURF沟槽412去除第一沉积二氧化硅层442的至少一部分并且可能去除全部，并留下仍然在垂直RESURF沟槽412的侧壁上的第一热氧化物层440的大多数并可能全部。
[0046]参考图4Β，栅极沟槽450形成在垂直RESURF沟槽412之间的顶表面404处的衬底402中。栅极介电层428形成在栅极沟槽450中的衬底402上。多晶硅层452形成在栅极沟槽450和垂直RESURF沟槽412中的半导体器件400的现有顶表面上。在本示例中，多晶硅层452与下场板420的顶部形成电接触。
[0047]参考图4C，如参考图3C所描述继续进行半导体器件的制造。上场板422形成在下场板420上方的垂直RESURF沟槽412中，并且栅极426形成在图4Β的多晶硅层452的栅极沟槽450中。下场板420通过第一热氧化物层440和第一沉积二氧化硅层442的组合与衬底402隔离。上场板422通过第一热氧化物层440与衬底402隔离。第一热氧化物层440和第一沉积二氧化硅层442提供设置在垂直RESURF沟槽412的侧壁和底部上的介电沟槽衬垫414。介电沟槽衬垫414大多是二氧化硅，而不含有氮化硅或的碳化硅蚀刻停止层。介电沟槽衬垫414在下场板420与垂直漂移区410之间比在上场板422与垂直漂移区410之间更厚。
[0048]ρ型体区424形成在邻接栅极沟槽450的衬底402中。η型源极区430形成在邻接与垂直漂移区410相对的栅极沟槽450的衬底402中。重掺杂ρ型体接触区432可以可选地形成在衬底402的顶表面404处的体区424中。源极电极458形成在衬底402上方，以便通过体接触区432 (如果存在)与源极区430和体区424形成电接触。源极电极458进一步与垂直RESURF沟槽412的顶部处的上场板422形成电接触。在本实施例中，上场板422直接电连接到下场板420，这可以有利地减少半导体器件400所需要的面积。
[0049]下场板420通过第一热氧化物层440和第一沉积二氧化硅层442的组合与衬底402隔离。上场板422通过第一热氧化物层440与衬底402隔离，这可以提供半导体器件400的期望的制造简单性。
[0050]图5Α-5Η示出用于制造具有垂直MOS晶体管的另一示例半导体器件的示例工艺中的各个阶段。
[0051]参考图5Α，半导体器件500形成在衬底502中和衬底502上，其包括延伸到衬底502的顶表面404的半导体。垂直MOS晶体管506包括设置在垂直MOS晶体管506的η型垂直漂移区510下方的衬底502中的η型漏极接触区508。
[0052]垂直RESURF沟槽512形成在垂直漂移区510的至少两个相对侧上的衬底502中。在形成垂直RESURF沟槽512的同时，至少一个辅助沟槽534形成在邻近垂直MOS晶体管506的衬底502中。垂直RESURF沟槽512和辅助沟槽534可以如参考图2Α所描述的那样来形成。
[0053]介电沟槽衬垫514的第一介电部分560形成在垂直RESURF沟槽512和辅助沟槽534的侧壁和底部处以及衬底502的顶表面504处。第一介电部分560包括例如50纳米至200纳米厚的第一热氧化物层和形成在第一热氧化物层上的200纳米至400纳米厚的第一淀积二氧化硅层。
[0054]第一多晶硅层544形成在垂直RESURF沟槽512和辅助沟槽534中的第一介电部分560上并延伸于衬底502的顶表面504上方，如参考图2Α所描述。第一多晶娃层544可以是例如550纳米至700纳米厚。
[0055]参考图5Β，均厚回蚀工艺从衬底502的顶表面504上方的第一多晶硅层544去除多晶硅，使得第一多晶硅层544处于垂直RESURF沟槽512和辅助沟槽534内。在本示例中的一个版本中，第一多晶硅层544的顶表面与衬底502的顶表面504大致共面(例如，在200纳米内)。
[0056]参考图5C，回蚀掩模546形成在辅助沟槽534上方，以便暴露出垂直RESURF沟槽512。多晶硅蚀刻工艺从垂直RESURF沟槽512中的第一多晶硅层544去除多晶硅，使得第一多晶硅层544的剩余多晶硅在垂直RESURF沟槽512的下部部分中形成下场板520，该下场板520可以例如从垂直RESURF沟槽512的大致中间延伸到垂直RESURF沟槽512的底部。回蚀掩模546防止多晶硅从辅助沟槽534去除多晶硅。回蚀掩模546在多晶硅蚀刻工艺完成之后被去除。辅助沟槽534中的第一多晶硅层544与垂直RESURF沟槽512中的第一多晶硅层544是连续的。
[0057]参考图5D，均厚氧化物回蚀工艺从衬底502的顶表面504上方并从下场板520上方的垂直RESURF沟槽512去除介电沟槽衬垫514的基本全部。下场板520防止从下场板520的顶部下方的垂直RESURF沟槽512去除介电沟槽衬垫514，并且第一多晶硅层