半导体装置以及半导体装置的制造方法
【技术领域】
[0001]本发明涉及一种半导体装置以及半导体装置的制造方法。
【背景技术】
[0002]在推进电力转换装置的低耗电化进程中，期望在电力转换装置中发挥核心作用的功率器件(开关器件)为低耗电化，在这样的功率器件中，通常使用能够通过电导率调制效果而降低通态电压、并且能够通过向绝缘栅施加电压而容易地控制电流的电压驱动型的绝缘棚.型双极晶体管(IGBT -1nsulated Gate Bipolar Transistor)。
[0003]作为该IGBT的MOS栅(由金属-氧化膜-半导体构成的绝缘栅)结构，已知有在基板正面设置了栅电极的平面栅构造，和将栅电极填入到在基板正面侧设置的沟槽内的沟槽栅构造。由于沿沟槽的两侧壁形成有沟道的沟槽栅型IGBT比沿基板正面形成有沟道的平面栅型IGBT的沟道密度大，能够降低通态电压，所以，近年来，其应用领域在不断增加。
[0004]对通常的沟槽栅型IGBT的构成进行说明。图27为表示通常的沟槽栅型IGBT的结构的截面图。如图27所示，由在构成p+集电区101的p+半导体基板的正面上层积η漂移层102而成的娃基板的正面侧(η漂移层102侧)，设置有P层103。ρ层103通过从娃基板正面贯通P层103而到达η漂移层102的多个沟槽104，被分割为ρ基区105和浮置P 区 106。
[0005]ρ基区105为ρ层103中的被相邻的沟槽104的设置有η+发射区107侧的侧壁夹住的区域。浮置P区106为ρ层103中的被夹在相邻的沟槽104的不存在η+发射区107侧的侧壁之间的区域。浮置ρ区106与η漂移层102通过ρη结而绝缘，并且通过栅极绝缘膜108与栅电极109绝缘。也就是说，浮置ρ区106成为所谓的浮置状态。
[0006]在沟槽104的内部，隔着栅极绝缘膜108而设有栅电极109。η+发射区107与沟槽104内的设置于ρ基区105侧的侧壁的栅极绝缘膜108接触。发射电极111与η+发射区107以及ρ基区105电连接，通过层间绝缘膜110与栅电极109绝缘。并且，发射电极111被由氮化硅膜(Si3N4)和/或聚酰亚胺膜构成的钝化保护膜(未图示)覆盖。集电极112与P+集电区ιο?接触。
[0007]在图27所示的IGBT中，通常发射电极111为接地状态或施加有负的电压的状态。集电极112为施加有正的电压的状态。即使在集电极112施加有比发射电极111高的电压的状态下，当从栅极驱动电路(未图示)借由栅极电阻向栅电极109施加的电压比阈值低时，由于P基区105和η漂移层102之间的ρη结被反向偏置，因此在发射电极和集电极之间没有电流流过。也就是说，IGBT维持在关断状态。
[0008]另一方面，在集电极112施加有比发射电极111高的电压的状态下，当从栅极驱动电路借由栅极电阻向栅电极109施加超过阈值的电压时，电荷在栅电极109积蓄，并且ρ基区105中的、与被η+发射区107和η漂移层102夹住的部分的沟槽104接触的区域反转而形成η型的沟道区。由此，从发射电极111出来的电子通过由η+发射区107以及沟道区构成的η型区而注入至η漂移层102。
[0009]由于通过向η漂移层102中注入电子，从而ρ +集电区101和η漂移层102之间的ρη结被正向偏置，空穴被从集电极112注入至η漂移层102，所以在发射极-集电极之间有电流流过。也就是说，IGBT为导通状态。在该导通状态的发射电极111和集电极112之间的电压效果为通态电压。并且，通过使施加于栅电极109的电压在阈值以下，从而积蓄在栅电极109的电荷借由栅极电阻向栅极驱动电路放电。
[0010]并且，在积蓄在栅电极109的电荷向栅极驱动电路放电时，由于ρ基区105中反转为η型的部分还原至ρ型，沟道区消失，从而不再从发射电极111向η漂移层102供给电子。由此，从集电极112向η漂移层102的空穴的供给也消失，在η漂移层102内积蓄的电子以及空穴分别被释放至集电极112和发射电极111，或者由于再结合而消失，所以发射极-集电极之间不流过电流。也就是所，IGBT为关断状态。
[0011]为了进一步降低这样的沟槽栅型IGBT的通态电压，提出有各种方案。例如，已知有接近二极管的通态电压而具备临界特性的被称为IEGT(Inject1n Enhanced GateBipolar Transistor，注入增强型栅极晶体管)的IGBT (例如，参考下述专利文献I (第101图))。IEGT通过绝缘膜覆盖一部分的n+发射区以及ρ基区，而减少η +发射区以及ρ基区与发射电极的接触面积。
[0012]在下述专利文献I中所示的IEGT的动作基本与上述的沟槽栅型IGBT相同，但在下述专利文献I中所示的IEGT中，在η漂移层中，被绝缘膜覆盖的ρ基区附近的空穴很难被释放到发射电极，而积蓄在该部分。因此，在η漂移层中ρ基区附近的空穴密度上升，与之相应地，电子的注入增加。因此，η漂移层的载流子浓度分布成为接近二极管的载流子浓度分布的状态，比通常的沟槽栅型IGBT的通态电压还要低。
[0013]然而，除了低通态电压以外，还要求用于电力转换装置的功率器件具有高速开关特性，高速开关特性的改善也是一个重要的课题。并且，由于沟槽栅型IGBT以及IEGT的沟槽栅构造以高密度配置，因此栅极-发射极间的电容也变大。因此，在从关断状态向导通状态转换时，电荷充电到栅极-发射极间的电容，在从导通状态向关断状态转换时，需要对积蓄在栅极-发射极间电容的电荷进行放电。
[0014]因此，在栅极-发射极间的电容大时，在开关动作时，充放电时间增大，并且开关损耗也增大，导致功率器件的工作损耗增大。功率器件的工作损耗是通态电压所决定的稳态损耗和开关动作时的开关损耗的总和。因此，减小作为产生开关损耗的原因的栅极-发射极间的电容是重要的课题。作为解决了这样的问题的IGBT，提出有具备如图27所示的浮置P区的IGBT (例如，参考下述专利文献2 (第I图))。
[0015]在下述专利文献2中，通过设置浮置状态的浮置ρ区106，从而抑制注入至η漂移区102的空穴释放到发射电极111而积蓄在浮置P区106，使η漂移区102的载流子浓度分布为接近二极管的载流子浓度分布的状态。并且，在下述专利文献2中，通过不在浮置状态的浮置P区106设置虚设的栅极(不作为控制电极而作用的沟槽栅构造)的构成而降低栅极-发射极间的电容，以实现缩短充放电时间以及降低开关损耗的效果。
[0016]然而，作为下述专利文献1、2所示的结构上的共同的问题，有报告指出导通特性还具有改善的余地(例如，参考下述非专利文献I)。作为解决该问题、进一步实现降低损耗的IGBT，提出了将作为控制电极而起作用的栅电极和发射极电位的虚设栅电极设置于同一沟槽内部的IGBT(例如，参考下述专利文献3、4)。并且，提出有在栅极接触用多晶硅上的层间绝缘膜形成具有比沟槽的宽度还宽的栅极用连接孔(接触孔)，从而降低接触电阻的装置(例如，参考下述专利文献5)。
[0017]现有技术文献
[0018]专利文献
[0019]专利文献1:日本特开平5-243561号公报
[0020]专利文献2:日本特开2001-308327号公报
[0021]专利文献3:美国专利第6815769号说明书
[0022]专利文献4:日本特开2012-064641号公报
[0023]专利文献5:日本特开2008-085278号公报
[0024]非专利文献
[0025]非专利文献1:M.Yamaguchi 等 8 位，IEGT Design Criter1n For ReducingEMI Noise， Proceedings of 2004 Internat1nal Symposium on Power SemiconductorDevices&ICs，2004 年 5 月，p.115-118
【发明内容】
[0026]技术问题
[0027]然而，在上述专利文献3?5中，分别沿着沟槽的两侧壁形成栅电极时，在沿着沟槽内壁形成作为栅电极材料的多晶硅膜后，在硅基板正面上残留有多晶硅膜的状态下，通过一般的光刻以及蚀刻去除沟槽底面上的多晶硅膜，并将沟槽内的栅电极分割。因此，工序步骤数非常多，有可能导致成本增加或成品合格率降低。并且，当通过一般的光刻而形成了用于去除沟槽底面上的多晶硅膜的蚀刻用的抗蚀掩模时，抗蚀剂进入沟槽的内部。特别是在IGBT中，由于沟槽的长宽比大，因此很难去除进入沟槽内部的抗蚀剂而生成抗蚀剂残渣，从而导致出现合格率和可靠性降低的问题。
[0028]本发明为了解决上述现有技术的问题点，其目的在于提供一种在制造沿着沟槽两侧壁分别具备栅电极的半导体装置时，能够缩减制造工序的半导体装置以及半导体装置的制造方法。并且，本发明为了解决上述现有技术的问题点，其目的还在于提供一种低损耗且可靠性高的半导体装置以及半导体装置的制造方法。
[0029]技术方案
[0030]为了解决上述课题，达成本发明的目的，本发明的半导体装置是具备:形成于第一导电型的半导体层的表面层的第一沟槽；沿上述第一沟槽的一侧的侧壁以比上述第一沟槽浅的深度在上述半导体层的表面层选择性地形成的第二导电型的基区；在上述基区的表面层与上述第一沟槽的侧壁接触而形成的发射区；和沿上述第一沟槽的另一侧的侧壁在上述半导体层的表面层选择性地形成的第二导电型的浮置电位区的，具有沟槽结构的半导体装置，并具有以下特征。沿上述第一沟槽的一侧的侧壁设置有第一绝缘膜。沿上述第一沟槽的另一侧的侧壁设置有第二绝缘膜。在上述第一绝缘膜的内侧，沿上述第一沟槽的一侧的侧壁设置有第一栅电极。在上述第二绝缘膜的内侧，沿上述第一沟槽的另一侧的侧壁设置有屏蔽电极。在上述第一沟槽的内部，在上述第一栅电极和上述屏蔽电极之间填入有第三绝缘膜。设置有覆盖上述第一栅电极、上述屏蔽电极以及上述发射区的层间绝缘膜。在上述层间绝缘膜上，配置有第二栅电极、与上述第二栅电极分离而设置的发射电极和与上述第二栅电极分离而设置的电位固定电极。在被上述第二栅电极和上述第一栅电极夹住的部分的上述层间绝缘膜选择性地设置有第一接触孔。在上述第一接触孔填入有用于导通连接上述第二栅电极和上述第一栅电极的第一接触插塞(contact plug)。在被上述电位固定电极和上述屏蔽电极夹住的部分的上述层间绝缘膜选择性地设置有第二接触孔。在上述第二接触孔填入有用于导通连接上述电位固定电极和上述屏蔽电极的第二接触插塞。在被上述发射电极和上述发射区夹住的部分的上述层间绝缘膜选择性地设置有第三接触孔。在上述第三接触孔填入有用于导通连接上述发射电极和上述发射区的第三接触插塞。
[0031]并且，本发明的半导体装置，在上述发明中具有以下特征，上述电位固定电极与上述发射电极成为一体。
[0032]并且，本发明的半导体装置，在上述发明中具有以下特征，在上述第一沟槽的一侧的侧壁连接有第二沟槽。在上述第一沟槽的另一侧的侧壁连接有第三沟槽。在上述第二沟槽的内部，沿上述第二沟槽的内壁设置有上述第一绝缘膜。在上述第三沟槽的内部，沿上述第三沟槽的内壁设置有上述第二绝缘膜。在上述第二沟槽的内部的上述第一绝缘膜的内侧设置有上述第一栅电极。在上述第三沟槽的内部的上述第二绝缘膜的内侧设置有上述屏蔽电极。上述第二栅电极借由上述第一接触插塞，与设置于上述第二沟槽内部的上述第一栅电极导通连接。上述电位固定电极借由上述第二接触插塞，与设置于上述第三沟槽内部的上述屏