触插塞124的P型基体124b中。在读取操作期间，由于利用单元电容器135中剩余的电荷感测到P型基体124b中集聚的电荷，可以基本上阻止根据第一实施例的半导体器件的保持时间由于漏电而下降。结果，根据第一实施例的半导体器件可以具有与阻止从单元电容器135发生泄漏电荷基本上相同的效果。
[0045]在一个实施例中，垂直晶体管的第二栅电极130a与单元晶体管的第一栅电极112在基本上相同的操作时间使用基本上相同的操作电压来操作。例如，在写入操作期间，如果第一栅电极112和第二栅电极130a同时导通，电荷流过位线结区107b、第一栅电极112之下的沟道区以及储存节点结区107a到达第一和第二 N型多晶硅层124a和124c。其后，第一栅电极112和第二栅电极130a同时关断。在读取操作期间，电荷以与写入操作中相反的方向流动。
[0046]将参照图1B来描述垂直晶体管的储存节点接触插塞124的电势。在初始状态，形成如图1B的①所示的第一 N型多晶硅层124a和P型基体124b之间的第一电势差(此中也称作势皇)以及P型基体124b和第二 N型多晶硅层124c之间的第二电势差。当电荷储存在单元电容器中时，如图②所示，两端第二 N型晶体硅层124c和P型基体124b之间的结区的电势差增大。因此，由于第二 N型多晶硅层124c和P型基体124b之间的结漏电以及第二 N型多晶硅层124c和第二栅电极130a之间的栅致漏极泄漏(GIDL)，储存在单元电容器中的电荷的一部分可能通过第二 N型多晶硅层124c而从单元电容器泄漏到P型基体124b。
[0047]然而，由于第一 N型多晶硅层124a和P型基体124b之间的结区两端的势皇，泄漏的电荷被集聚在P型基体124b的浮置的部分，如图1B的标记‘h’所指。由于泄漏的电荷被集聚在浮置的部分，P型基体124b的浮置的部分的电势增大，如图1B的③中所示。结果，在第二 N型多晶硅层124c和P型基体124b之间的电场下降以抑制单元电容器中的剩余电荷泄漏到P型基体124b。当P型基体124b的浮置的部分的电势变得更高时，一些集聚的电荷可以迀移到N型多晶硅层124a中。然而，在这个时候，第一 N型多晶硅层124a和P型基体124b之间的结区充当壁皇。即，根据上面提到的原则，第一实施例可以将从单元电容器泄漏的电荷集聚在储存节点接触插塞124中。
[0048]图2A到2N是示出根据本公开的一个实施例的形成图1A中所示的半导体器件的方法的剖面图。
[0049]参见图2A，在半导体衬底100之上形成垫式氧化物膜(未显示)和垫式氮化物膜(未显示)。接下来，使用浅沟槽隔离(STI)方法的光刻工艺来在垫式氮化物膜之上形成定义有源区的光刻胶图案(未显示)。
[0050]使用光刻胶图案作为刻蚀掩膜来顺序地刻蚀垫式氮化物膜和垫式氧化物膜以形成掩膜图案(未显示)。其后，通过使用掩膜图案作为刻蚀掩膜以刻蚀半导体衬底100来形成定义有源区103的器件隔离沟槽。
[0051]接下来，在器件隔离沟槽的内表面上形成侧壁绝缘膜(未显示)。在那之后，形成绝缘膜以填充器件隔离沟槽的剩余部分，平坦化(例如，使用化学机械抛光(CMP)工艺)绝缘膜以形成定义有源区103的器件隔离膜105。器件隔离膜105可以包括硼磷硅玻璃(BPSG)膜、磷硅玻璃(PSG)膜、旋涂玻璃(SOG)膜、聚硅氮烷(PSZ)膜、03_TE0S(四羟基硅烷)膜、高密度等离子体(HDP)氧化物膜以及原子层沉积(ALD)膜。
[0052]接下来，在有源区103上执行离子注入以形成结区。当有源区103由P型材料形成时，在有源区103的上部注入与有源区103的P型杂质的相反导电类型的N型离子来形成N型结区。
[0053]在那之后，在包括N型结区的所得结构之上形成硬掩膜层(未显示)，并在硬掩膜层之上形成定义栅区的光刻胶图案(未显示)。接下来，使用光刻胶图案作为刻蚀掩膜来刻蚀硬掩膜层以形成硬掩膜图案108。
[0054]其后，使用硬掩膜图案108作为刻蚀掩膜来将器件隔离膜105和有源区103刻蚀到预定深度，以使得形成多个凹槽以定义栅区。可以在有源区103和器件隔离膜105中都形成凹槽。结果，储存节点结区107a和位线结区107b在有源区103中形成以通过凹槽相互分开。在一个实施例中，有源区103的刻蚀速率可以比器件隔离膜105的刻蚀速率更低，从而在有源区103中形成的凹槽的深度可以比在器件隔离膜105中形成的凹槽的深度更小，如图2A中所示。
[0055]其后，沿着凹槽的表面来形成栅绝缘膜109。在一个实施例中，在使用自由基氧化工艺来在栅凹槽的内表面形成氧化硅(S12)膜之后，选择性地去除S1J莫以形成栅绝缘膜109。在另一个实施例中，使用原子层沉积(ALD)或化学气相沉积(CVD)来将比S1J莫具有更高的介电常数(即更高的电容率)的高介电(高k)材料沉积在栅凹槽的内表面之上以形成栅绝缘膜109。
[0056]在栅绝缘膜109之上形成金属阻挡层110。在一个实施例中，在有源区103中形成的凹槽中的栅绝缘膜109之上形成金属阻挡层110。其后，在包括凹槽的半导体衬底100的整个表面之上形成栅导电材料层(未显示)。接下来，平坦化栅导电材料层以使硬掩膜图案108的顶表面暴露。在一个实施例中，栅导电材料层可以包括钛(Ti)、氮化钛(TiN)、钨(W)或氮化钨(WN)或其组合中的任何一种。在另一个实施例中，栅导电材料层包括掺杂的多晶硅材料。
[0057]接下来，选择性地刻蚀被平坦化的栅导电材料层使得在每个凹槽的下部之处栅导电材料层保留以具有预定的高度，从而形成第一栅电极112。在一个实施例中，可以使用回刻蚀工艺来选择性地去除栅导电材料层，且金属阻挡层110和栅导电材料层被同时刻蚀。即，金属阻挡层110的顶表面与第一栅电极112的顶表面基本上共平面。
[0058]参见图2B，在包括第一栅电极112的所得结构的整个表面之上形成密封材料层。平坦化密封材料层直到硬掩膜图案108暴露以形成密封膜114。接下来，刻蚀密封膜114的部分及硬掩膜图案108的部分以使有源区103中的两个第一栅电极112之间的有源区103中的位线结区107b暴露，从而形成位线接触孔。在那之后，在包括位线接触孔的所得结构的整个表面之上顺序地形成位线接触层和位线导电层，且在位线导电层之上形成定义位线的掩膜图案(未显示)。使用掩膜图案作为刻蚀掩膜来刻蚀位线导电层和位线接触层，以使得包括位线接触图案118a和位线导电图案118b的位线118形成。
[0059]在包括位线118的所得结构的整个表面之上形成层间绝缘层120。可以形成层间绝缘层120以使得层间绝缘层120的顶表面与要在接下来的工艺中形成的储存节点接触插塞到的顶表面基本上共平面。
[0060]参见图2C，刻蚀层间绝缘层120上要形成储存节点接触插塞之处的部分以形成储存节点接触孔122。储存节点接触孔122可以形成以使有源区103的储存节点结区107a暴露。在形成储存节点接触孔122之后，可以执行用于延展储存节点接触孔122的底部尺寸的工艺。
[0061]参见图2D，N型多晶硅材料填充储存节点接触孔122以形成初步的储存节点接触插塞123。初步的储存节点接触插塞123可以使用外延生长工艺来由娃外延层来形成，而不是用N型多晶硅材料填充储存节点接触孔122来形成，在所述的外延生长工艺中，有源区103的暴露的部分充当晶种。其后，可以执行平坦化工艺(例如CMP工艺)以使得初步的储存节点接触插塞123的高度基本上相同。
[0062]参见图2E，回刻蚀层间绝缘层120a以使得初步的储存节点接触插塞123的上部暴露。在一个实施例中，回刻蚀层间绝缘层120a直到每个初步的储存节点接触插塞的大约40%?60%暴露以形成层间绝缘膜120b。层间绝缘层120a是通过回刻蚀工艺来刻蚀的。由于层间绝缘层120a的刻蚀速率足够高于初步的储存节点接触插塞123的刻蚀速率，因此层间绝缘层120a可以通过回刻蚀工艺来被选择性地去除。
[0063]参见图2F，使用倾角离子注入方法来将初步的储存节点接触插塞123的每个暴露的部分转变成P型多晶硅层。结果，P型基体124b和第一 N型多晶硅层124a形成了。
[0064]其后，参见图2G，沿着包括P型基体124b的所得结构的整个表面保角沉积栅绝缘膜126。在栅绝缘膜126之上沉积金属阻挡层128。
[0065]参见图2H，沉积导电材料以覆盖包括栅绝缘膜126和金属阻挡层128的所得结构的整个表面。在那之后，对沉积的导电材料、金属阻挡层128以及栅绝缘膜126执行平坦化工艺(例如CMP工艺)来使P型基体124b的顶表面暴露以及来形成栅导电材料层130。
[0066]参见图21，形成使栅导电材料层130的置于两个相邻的P型基体124b之间的中心部分暴露的第一掩膜图案132。使用第一掩膜图案132作为刻蚀掩膜来刻蚀栅导电材料层130暴露的部分以形成相互分开的第二栅电极130a对。在一个实施例中，当栅导电材料层130暴露的部分被刻蚀了时，置于与栅导电材料层130的中心部分相对应的区域中的金属阻挡层128也被去除了。
[0067]参见图2J，在去除第一掩膜图案132之后，形成使金属阻挡层128的置于器件隔离膜105之上的部分暴露的第二掩膜图案133。利用第二栅电极130a与金属阻挡层128在刻蚀速率上的差异(或刻蚀选择性)来选择性地去除金属阻挡层128的暴露的部分。由于去除了形成在对应的P型基体124b的第一侧的金属阻挡层128，P型基体124b与置于第一侧的第二栅电极130a电隔离。另一方