面，由于在P型基体124的第二侧形成的金属阻挡层128仍然保留，P型基体耦接到置于与第一侧相对的第二侧的第二栅电极130a。耦接到P型基体124b的第二栅电极130a被用作辅助栅以抑制电荷的泄漏。
[0068]参见图2K，去除第二掩膜图案133，然后在所得结构的整个表面之上形成第二层间绝缘膜134。第二层间绝缘膜134可以填充栅电极130a与金属阻挡层128被去除的部分之间的空间。
[0069]参见图2L，刻蚀第二层间绝缘膜134以形成第二层间绝缘图案134a，所述第二层间绝缘图案134a使P型基体124b暴露。
[0070]参见图2M，在包括第二层间绝缘图案134a的所得结构的整个表面之上沉积N型多晶硅材料。接下来，对沉积的N型多晶硅材料执行平坦化工艺(比如CMP)来使第二层间绝缘膜图案134a暴露以及来在P型基体124之上形成第二 N型多晶硅层124c。结果，形成了具有第一 N型多晶硅层124a、P型基体124b以及第二 N型多晶硅层124c的n-p-n结构的储存节点接触插塞124。
[0071]参见图2N，储存节点135形成在第二 N型多晶硅层124c上以耦接到储存节点接触插塞124。储存节点135可以具有圆柱形或者凹面形。然而，储存节点135的形状不局限于此，储存节点135可以具有另一种形状。
[0072]图3A和3B示出了根据本公开的第二实施例的半导体器件。
[0073]参见图3A，可以在包括有源区203和器件隔离膜205的半导体衬底200中掩埋多个第一栅电极212、栅绝缘膜209以及金属阻挡层210。在一个实施例中，有源区203可以由P型材料形成。第一栅电极212对掩埋在有源区203中，而一个第一栅电极212掩埋在器件隔离膜205的对应的一个中。密封膜214置于第一栅电极212之上以使得第一栅电极212可以相互电隔离。
[0074]位线结区207b置于掩埋在有源区203中的第一栅电极212对之间的有源区203的上部中。储存节点结区207a置于第一栅电极212对中的每个第一栅电极212与相邻的掩埋在器件隔离膜205的对应的一个中的第一栅电极212之间的有源区203的上部中。可以通过将与有源区203中的P型杂质具有相反的导电类型的N型杂质注入到有源区203的上部中来形成位线结区207b和储存节点结区207a。尽管为了描述的方便以及为了更好地理解本公开，第二实施例的结区207a和207b包括N型杂质，但实施例不局限于此。例如，可以注入P型杂质以形成结区207a和207b。
[0075]此外，位线218形成在位线结区207b之上并耦接到位线结区207b。位线218可以具有包括位线接触图案218a和位线导电图案218b的层叠结构。
[0076]此外，储存节点接触插塞224形成在储存节点结区207a之上并耦接到储存节点结区207a。储存节点接触插塞224可以包括N型多晶硅层或硅外延层。
[0077]栅绝缘膜226和金属阻挡层228置于储存节点接触插塞224的一侧，而第二栅电极230a置于金属阻挡层228之上。此外，储存节点235耦接到储存节点接触插塞224。储存节点235可以具有圆柱形或凹面形。然而，储存节点235的形状不局限于此，储存节点可以具有另一种形状。
[0078]参见图3B，其示出了第二节点接触插塞中的电势分布，当置于N型储存节点接触插塞224的侧壁之上的第二栅电极230a关断时，第二节点接触插塞224与具有如图1B中所示的n-p-n结构的储存节点接触插塞224具有类似的电势分布。因此，当储存在单元电容器235中的电荷从单元电容器235泄漏时，泄漏的电荷可以被集聚在具有浮体特性的垂直晶体管的储存节点接触插塞224中。在读取操作期间，由于储存节点接触插塞224中集聚的电荷通过单元电容器235中剩余的电荷而感测到，可以基本上阻止根据第二个实施例的半导体器件的保持时间由于泄漏而减少。结果，根据第二实施例的半导体器件可以具有与阻止从单元电容器235发生泄漏电荷基本上相同的效果。此外，相比于图1A中所示的根据第一实施例的半导体器件，在图3A中所示的根据第二实施例的半导体器件可以轻松地实施。
[0079]图4A到4G是示出根据本公开的一个实施例的形成图3A中所示的半导体器件的方法的剖面图。
[0080]参见图4A，第一栅电极212、位线218和储存节点接触插塞224是使用与参照图2A到2E所描述的相同的制备工艺而形成的。在这种情况下，储存节点接触插塞224可以由N型多晶硅层或硅外延层形成，且储存节点接触插塞224的上部被暴露。
[0081]参见图4B，在储存节点接触插塞224的暴露的部分和第一层间绝缘膜220之上顺序地形成栅绝缘膜226和金属阻挡层228。
[0082]参见图4C，导电材料置于包括金属阻挡层228的所得结构的整个表面之上。其后，在沉积的导电材料、栅绝缘膜226以及金属阻挡层228上执行回刻蚀工艺直到储存节点接触插塞224的上部的一部分被暴露。结果，栅导电材料层230形成了。当沉积的栅导电材料被回刻蚀时，栅绝缘膜226和金属阻挡层228也被刻蚀。
[0083]其后，参见图4D，形成使栅导电材料层230的置于相邻的储存节点接触插塞224对之间的中心部分暴露的第一掩膜图案232。使用第一掩膜图案232作为刻蚀掩膜来刻蚀栅导电材料层230的暴露的部分以形成相互分开的第二栅电极230a。
[0084]参见图4E，在去除第一掩膜图案232之后，形成使金属阻挡层228的置于器件隔离膜205之上的部分暴露的第二掩膜图案233。可以使用栅导电材料层230和金属阻挡层228之间在刻蚀速率上的差异(或刻蚀选择性)来选择性地去除金属阻挡层228的暴露的部分。由于在对应的储存节点接触插塞224的第一侧形成的金属阻挡层228被去除了，储存节点接触插塞244与置于储存节点接触插塞224的第一侧的栅导电材料层230相隔离。另一方面，由于形成在储存节点接触插塞224的第二侧的金属阻挡层228仍然保留，储存节点接触插塞224耦接到置于与第一侧相对的第二侧的第二栅电极230a。置于第二侧的第二栅电极230a被用作辅助栅以抑制电荷的泄漏。
[0085]参见图4F，去除第二掩膜图案233，然后在所得结构的整个表面之上形成第二层间绝缘膜234。第二层间绝缘膜234可以填充栅电极230a与金属阻挡层228被去除的部分之间的空间。
[0086]参见图4G，形成耦接到储存节点接触插塞224的储存节点235。储存节点235可以具有圆柱形或凹面形。然而，储存节点235的形状不局限于此，储存节点235可以具有另一种形状。
[0087]图5是示出根据本公开的第三实施例的的半导体器件的剖面图。
[0088]参见图5，可以在包括有源区303和器件隔离膜305的半导体衬底300中掩埋多个第一栅电极312、栅绝缘膜309以及金属阻挡层310。在一个实施例中，有源区303可以由P型材料形成。两个第一栅电极312掩埋在有源区303中，而一个第一栅电极312掩埋在每个器件隔离膜305中。绝缘膜图案313置于第一栅电极312之上，而第二栅电极320置于绝缘膜图案313之上。第一栅电极312和第二栅电极320掩埋在半导体衬底300中，且第一栅电极312的一个与第二栅电极320的对应的一个可以通过绝缘膜图案313而相互电隔离。此外，密封膜322置于第二栅电极320之上，以使得具有第一栅电极312的一个和第二栅电极320的对应的一个的第一对可以与相邻于第一对的第二对电隔离。
[0089]位线结区315置于掩埋在有源区303中的两个第一栅电极312之间的有源区303的上部中。储存节点结区316置于掩埋在有源区303中的两个第一栅电极312的每个第一栅电极与相邻的掩埋在器件隔离膜305的对应的一个中的第一栅电极312之间的有源区303的上部中。位线结区315可以通过注入与有源区303中的P型杂质具有相反的导电类型的N型杂质而形成。在一个实施例中，储存节点结区316可以具有n-p-n结区，在所述n-p-n结区中，第一 N型结区316a、P型结区316b以及第二 N型结区316c顺序地层叠。第一 N型结区316a的侧壁与绝缘膜图案313的侧壁重叠，而P型结区316b的侧壁与第二栅电极320的侧壁重叠。
[0090]尽管图5中所示的位线结区315作为例子具有n-p-n结构，实施例不局限于此，位线结区315可以仅具有N型结区。
[0091]此外，位线324在位线结区315之上形成并耦接到位线结区315。位线324可以包括位线接触图案324a和位线导电图案324b。
[0092]此外，储存节点接触插塞328在储存节点结区316之上形成并耦接到储存节点结区316。储存节点接触插塞328可以包括N型多晶硅层或硅外延层。此外，储存节点335耦接到储存节点接触插塞328。储存节点335可以具有圆柱形或者凹面形。然而，储存节点335的形状不局限于此，储存节点335可以具有另一种形状。
[0093]在这个实施例中，n-p-n型储存节点结区316和第二栅电极320充当垂直晶体管。
[0094]因此，当储存在单元电容器335中的电荷从单元电容器泄漏时，泄漏的电荷可以被集聚在具有浮体特性的垂直晶体管的P型结区316b中。在读取操作期间，由于集聚在储存节点结区316的P型结区316b中的电荷通过在单元电容器335中剩余的电荷而感测到，根据第三实施例的半导体器件的保持时间可以不因为电荷的泄漏而大幅地减少。结果，根据第三实施例的半导体器件可以具有与阻止从单元电容器335发生泄漏电荷基本上