6e)用超高真空化学气相淀积UHVCVD的方法在阱区上淀积一层4nm厚的Si02，作为栅极侧面的保护层12。
[0073]步骤7，形成PMOSFET器件结构，如图2 (g)所示。
[0074]在N阱区进行p型离子注入，自对准生成PMOSFET的源区13和漏区14，形成PMOSFET 15ο
[0075]步骤8，形成PM0S控制电路。
[0076]在PM0SFET15的栅、源和漏区上光刻引线，构成PM0S控制电路。
[0077]实施例2:在S0I衬底上制备导电沟道为65nm的具有多晶SiGe栅的PM0S控制电路，具体步骤如下:
[0078]步骤1，淀积掩蔽层，如图2 (a)所示。
[0079](la)选取晶向为〈100〉、掺杂浓度为1015cm 3左右的p型S0I衬底片1 ;
[0080](lb)在衬底上热氧化一层40nm厚的Si02缓冲层2 ；
[0081](lc)在S1gl冲层上用低压化学汽相淀积APCVD的方法淀积120nm厚的SiN层3，用于阱区注入的掩蔽。
[0082]步骤2，形成阱区，如图2 (b)所示。
[0083](2a)在SiN层3上按照相间顺序分别光刻N阱区域4 ;
[0084](2b)在N阱区域注入硼形成η型区域，在Ν阱区表面热氧化生成Si02，同时进行N阱推进，在衬底1上形成N阱4;
[0085](2c)在温度为800°C的N2气氛下，将N阱继续推进到4 μ m深。
[0086]步骤3，形成隔离区，如图2(c)所示。
[0087](3a)湿法刻蚀掉N阱4的上部及其两者之间的SiN层和S1jl ;
[0088](3b)在整个衬底表面热氧化一层25nm厚的Si02缓冲层；
[0089](3c)在Si02缓冲层上用APCVD的方法淀积生长一层约为120nm厚的SiN层，并在该SiN层上光刻场隔离区；
[0090](3d)在隔离区局部热氧化形成0.5 μπι的场区隔离5，将Ν阱之间进行隔离；
[0091](3e)湿法刻蚀掉N阱4表面的SiN和S1jl。
[0092]步骤4，淀积Poly-Si并刻蚀窗口，如图2 (d)所示。
[0093](4a)在N讲4表面热氧化生长8nm厚的S1；J|介质层6 ；
[0094](4b)在S1jf介质层6上应用UHVCVD方法淀积130nm厚的p型掺杂的Poly-SiGe层7作为栅极，Ge组分为0.15，掺杂浓度>102°cm 3;
[0095](4c)在Poly-SiGe上应用APCVD的方法淀积生长35nm厚的SiN层8，作为栅极的保护层；
[0096](4d)在SiN层上再应用APCVD的方法淀积llOnm厚的Poly-Si层9，这一层主要作为制造过程中的辅助层，辅助生成侧壁；
[0097](4e)根据电路需要，在Poly-Si的区域中刻蚀出符合电路要求的窗口 10，该窗口的大小根据微米级工艺加工的最小线条尺寸和套刻精度的大小确定，通常宽度取2.5 μπι。
[0098]步骤5，淀积SiN介质，如图2 (e)所示。
[0099]在整个Si衬底上应用APCVD的方法淀积一层llOnm厚的SiN介质层11，覆盖整个表面。
[0100]步骤6，形成栅极，并在栅极侧壁淀积保护层，如图2 (f)所示。
[0101](6a)利用干法刻蚀的方法将衬底表面的SiN刻蚀掉，保留Poly-Si侧壁的SiN ;
[0102](6b)利用Poly-Si和SiN不同的刻蚀比(11:1)，将SiN表面的Poly-Si全部刻蚀掉；
[0103](6c)刻蚀衬底表面上除SiN侧壁区域以外的SiN露出底层Poly-SiGe ;
[0104](6d)利用Poly-SiGe与SiN不同的刻蚀比(11:1)，刻蚀SiN侧壁保护区域以外的Poly-SiGe,形成栅极s，该栅极的长度根据步骤5淀积的SiN厚度确定，通常取65nm ；
[0105](6e)用UHVCVD的方法在阱区上淀积一层6nm厚的Si02，作为栅极侧面的保护层
12ο
[0106]步骤7，形成PMOSFET器件结构，如图2 (g)所示。
[0107]在N阱区进行p型离子注入，自对准生成PMOSFET的源区13和漏区14，形成PMOSFET 15ο
[0108]步骤8，形成PMOS控制电路。
[0109]在PMOSFET 15的栅、源和漏区上光刻引线，构成PMOS控制电路。
[0110]实施例3:在Si衬底上制备导电沟道为90nm的具有多晶SiGe栅的PM0S控制电路，具体步骤如下:
[0111]步骤1，淀积掩蔽层，如图2 (a)所示。
[0112](la)选取晶向为〈100〉、掺杂浓度为1015cm3左右的p型Si衬底片1 ；
[0113](lb)在衬底上热氧化一层50nm厚的Si02缓冲层2 ;
[0114](lc)在S1gl冲层上用低压化学汽相淀积LPCVD的方法淀积130nm厚的SiN层3，用于阱区注入的掩蔽。
[0115]步骤2，形成阱区，如图2(b)所示。
[0116](2a)在SiN层3上按照相间顺序分别光刻N阱区域4 ;
[0117](2b)在N阱区域注入硼形成η型区域，在Ν阱区表面热氧化生成Si02，同时进行N阱推进，在衬底1上形成N阱4;
[0118](2c)在温度为800°C的队气氛下，同时将N阱继续推进到5 μπι深。
[0119]步骤3，形成隔离区，如图2(c)所示。
[0120](3a)湿法刻蚀掉N阱4的上部及其两者之间的SiN层和S1jl ;
[0121](3b)在整个衬底表面热氧化一层30nm厚的Si02缓冲层；
[0122](3c)在Si02缓冲层上用LPCVD的方法淀积生长一层约为130nm厚的SiN层，并在该SiN层上光刻场隔离区；
[0123](3d)在隔离区局部热氧化形成0.8 μπι的场区隔离5，将Ν阱之间进行隔离；
[0124](3e)湿法刻蚀掉N阱4表面的SiN和S1jl。
[0125]步骤4，淀积Poly-Si并刻蚀窗口，如图2 (d)所示。
[0126](4a)在N讲4表面热氧化生长12nm厚的Si0；J|介质层6 ；
[0127](4b)在S1jf介质层6上应用UHVCVD方法淀积150nm厚的p型掺杂的Poly-SiGe层7作为栅极，Ge组分为0.3，掺杂浓度>102°cm 3;
[0128](4c)在Poly-SiGe上应用LPCVD的方法淀积生长40nm厚的SiN层8，作为栅极的保护层；
[0129](4d)在SiN层上再应用LPCVD的方法淀积120nm厚的Poly-Si层9，这一层主要作为制造过程中的辅助层，辅助生成侧壁；
[0130](4e)根据电路需要，在Poly-Si的区域中刻蚀出符合电路要求的窗口 10，该窗口的大小根据微米级工艺加工的最小线条尺寸和套刻精度的大小确定，通常宽度取3.5 μπι。
[0131]步骤5，淀积SiN介质，如图2(e)所示。
[0132]在整个Si衬底上应用LPCVD的方法淀积一层120nm厚的SiN介质层11，覆盖整个表面。
[0133]步骤6，形成栅极，并在栅极侧壁淀积保护层，如图2 (f)所示。
[0134](6a)利用干法刻蚀的方法将衬底表面的Si02刻蚀掉，保留Poly-Si侧壁的S1 2;
[0135](6b)利用Poly-Si和SiN不同的刻蚀比(11:1)，将SiN表面的Poly-Si全部刻蚀掉；
[0136](6c)刻蚀衬底表面上除SiN侧壁区域以外的SiN露出底层Poly-SiGe ;
[0137](6d)利用Poly-SiGe与SiN不同的刻蚀比(11:1)，刻蚀SiN侧壁保护区域以外的Poly-SiGe,形成栅极s，该栅极的长度根据步骤5淀积的SiN厚度确定，通常取90nm ；
[0138](6e)用UHVCVD的方法在阱区上淀积一层8nm厚的Si02，作为栅极侧面的保护层
12ο
[0139]步骤7，形成PMOSFET器件结构，如图2 (g)所示。
[0140]在N阱区进行p型离子注入，自对准生成PMOSFET的源区13和漏区14，形成PMOSFET15ο
[0141]步骤8，形成PM0S控制电路。
[0142]在PMOSFET 17的栅、源和漏区上光刻引线，构成PM0S控制电路。
【主权项】
1.一种利用辅助结构制备多晶SiGe栅的纳米级PMOS控制电路方法，其特征在于包括下述步骤: 第一步，在Si衬底上热氧化一层Si02缓冲层，在Si02缓冲层上淀积一层SiN，用于阱区注入的掩蔽； 第二步，在SiN层上光刻N阱，对N阱进行注入和推进，在Si衬底形成N阱； 第三步，刻蚀Si衬底上部的SiN层和S1jl，然后在整个衬底表面依次生长Si02缓冲层和SiN层，在SiN层上光刻、氧化形成隔离区，刻蚀去掉N阱表面的SiN和S1jl ; 第四步，在N讲上热氧化生长4?12nm厚的3;102栅介质层，在该3;102栅介质层上淀积一层120?150nm厚的p型惨杂的Poly-SiGe, Ge组分为0.05?0.3，惨杂浓度>1020cm3，作为栅极； 第五步，在Poly-SiGe上淀积生长一层厚度为30?40nm的SiN，作为栅极的保护层；第六步，在SiN层上再淀积一层100?120nm厚的Poly-Si，作为制造过程中的辅助层，辅助生成侧壁； 第七步，在Poly-Si的区域中刻蚀出符合电路要求的窗口 ；第八步，在整个Si衬底上淀积一层90?120nm厚的SiN介质层，覆盖整个表面；第九步，刻蚀衬底表面上的SiN，保留Poly-Si侧壁的SiN ;利用Poly-SiGe与SiN不同的刻蚀比刻蚀SiN表面的Poly-Si，刻蚀衬底表面上除SiN侧壁区域以外的SiN露出底层Poly-SiGe，刻蚀掉SiN侧壁保护区域以外的Poly-SiGe，形成栅极s，并在讲区上淀积一层4?8nm厚的Si02，形成栅极侧壁的保护层； 第十步，在N阱区进行p型离子注入，自对准生成PM0SFET的源区和漏区； 第i^一步，在PM0SFET的栅、源和漏区上光刻引线，构成PM0S控制电路。2.根据权利要求1所述的利用辅助结构制备多晶SiGe栅的纳米级PM0S控制电路方法，其特征在于:所述的第七步中，窗口宽度取2?3.5 μ m。3.根据权利要求1所述的利用辅助结构制备多晶SiGe栅的纳米级PM0S控制电路方法，其特征在于:所述的第九步中，栅极长度取45?90nm。
【专利摘要】本发明提供了一种利用辅助结构制备多晶SiGe栅的纳米级PMOS控制电路方法，首先制造出N阱，并在N阱上生长Poly-SiGe/SiN/Poly-Si多层结构；将Poly-Si刻蚀成窗口，再淀积SiN；刻蚀掉表面的SiN层，保留窗口侧面的SiN；利用不同的刻蚀比刻蚀SiN表面的Poly-Si，刻蚀衬底表面上除SiN侧壁区域以外的SiN露出底层Poly-SiGe；再利用不同的刻蚀比刻蚀掉SiN侧壁保护区域以外的Poly-SiGe，形成栅极s；离子注入自对准形成PMOSFET的源、漏区，形成PMOSFET器件；光刻器件的互连线形成PMOS集成电路。本发明能够在微米级硅集成电路加工工艺平台上，不改变现有SPIN二极管制造设备和增加成本的条件下制备出45～90nm的PMOS控制电路。
【IPC分类】H01L21/311, H01L21/28, H01L21/336, H01L21/3065
【公开号】CN105355562
【申请号】CN201510824036
【发明人】张佳, 舒钰, 张海光, 胡霄, 郭卫展, 李明, 许奎, 尤浩
【申请人】中国电子科技集团公司第二十研究所
【公开日】2016年2月24日
【申请日】2015年11月24日