自对准工艺制备的半导体功率器件以及更加可靠的电接触的制作方法
【专利说明】自对准工艺制备的半导体功率器件以及更加可靠的电接触
[0001]本案是分案申请
原案发明名称:自对准工艺制备的半导体功率器件以及更加可靠的电接触原案申请号:201110152215.1 原案申请日:2011年5月25日。
技术领域
[0002]本发明主要涉及半导体功率器件的结构和制备方法。更确切地说，本发明是关于通过自对准工艺制备半导体功率器件的器件结构和制备方法，通过在隐藏式沟槽中的硅化工艺实现，以减少所需的掩膜数量，进一步改善功率器件接线端的电触点。
【背景技术】
[0003]在半导体工艺中，尽管功率金属氧化物半导体场效应晶体管(M0SFET)已为人们所熟知，并且已经有许多关于沟槽M0SFET器件(例如沟槽FET、沟槽DM0S等)的专利说明和已发表的技术论文，但是在功率M0SFET器件的设计和制备领域中，仍然面临许多技术难题和制备限制。更确切的说，当需要更多的掩膜制备复杂结构的功率器件时，制备成本就会提高。并且当功率器件的结构特征进一步小型化时，改进技术带来的成本增加就会更加严峻。此外，随着尺度的缩小，功率器件的对准公差进一步缩小，常常会导致生产量降低以及可靠性问题不断增加，从而增加生产成本。基于上述原因，要制备尺寸更小、更精准的对准结构特点的功率器件，同时减少掩膜的数量以节省成本，半导体工业中技术一般的人员正面临着一项技术挑战。
[0004]在美国专利申请(US 2009/0020810)中，Marchant提出了利用化学机械平整化(CMP)方法，制备带有很少掩膜需要的沟槽M0SFET器件。图1A表示该器件的剖面图。然而，这种器件的栅极滑道沟槽需要使用一个额外的掩膜，并且在屏蔽栅极沟槽的情况下，屏蔽滑道电极还需要另一个额外的掩膜。
[0005]Tsui提出了另一个美国专利6489204，如图1B_1所示，首先分别利用硬掩膜薄Si02和Si3N4薄膜14和15刻蚀沟槽，然后沿沟槽的上部侧壁，利用多晶硅插头21和Si02和Si3N4薄膜14和15作为掩膜，进行带角度的植入源极区51。如图1B-2所示，除去Si02和Si3N4薄膜14和15，在多晶硅插头22上方，沿沟槽的侧壁形成电介质垫片71，并植入P+本体接触区81。在图1B-3中，在源极和本体区51、81上，以及(栅极)多晶硅插头22上，形成硅化物接头91。然而，由于源极本体硅化物和栅极硅化物是同时形成的，因此这种方法可以形成栅极到源极的电路短路。垫片可能并不足以避免在栅极硅化物和源极/本体硅化物之间形成电桥和漏电通路。此外，本发明没有提出如何制备屏蔽栅极沟槽M0SFET，这种更加复杂的器件需要另外的工艺和方法。
[0006]因此，在功率半导体器件设计和制备领域中仍然需要研发制备功率器件的新型的器件结构和制备方法，以便解决上述难题与局限。
【发明内容】
[0007]本发明的目的是提供自对准工艺制备的半导体功率器件以及更加可靠的电接触，以减少所需的掩膜数量，进一步改善功率器件接线端的电触点。
[0008]为了实现以上目的，本发明是通过以下技术方案实现的:
一种半导体功率器件，包括:
栅极沟槽，具有凹陷的栅极电极，位于半导体衬底的顶部，在栅极沟槽之间具有基本水平的半导体突起；
本体区位于基本水平的半导体突起顶部，本体区接触突起中间处的顶面；
源极区位于半导体突起的顶部，邻近栅极沟槽侧壁的顶部；
源极/本体硅化物，在半导体突起的顶面，接触源极区和本体区；以及电介质插头，形成在凹陷的栅极电极上方。
[0009]还包括一个屏蔽电极，位于栅极电极下方，并且一个电极间电介质分开屏蔽电极和栅极电极，因此该器件为屏蔽栅极沟槽M0SFET。
[0010]还包括一个宽沟槽，在宽沟槽的底部具有一个屏蔽电极，在宽沟槽中间屏蔽电极上方具有一个电介质突起，顶部电极在所述的电介质突起的两边。
[0011]还包括一个屏蔽电极接触，向下穿过电介质突起，接触屏蔽电极。
[0012]所述的屏蔽电极接触穿过电介质突起连接到源极金属上。
[0013]所述的宽沟槽中最靠近器件有源区的顶部电极处于栅极电势。
[0014]所述的宽沟槽还包括一个突起，所述的突起包括一个含有最靠近器件有源区的顶部电极的栅极总线。
[0015]还包括一个屏蔽电极接触沟槽，在屏蔽电极接触沟槽中没有栅极电极，并且屏蔽电极的顶部不如它在栅极沟槽中高，所述的屏蔽电极接触沟槽还包括一个屏蔽电极接触，向下延伸接触屏蔽电极。
[0016]还包括一个静电放电结构，所述的静电放电结构包括背对背源极-栅极二极管，由沟槽电极材料中交替的导电类型构成。
[0017]还包括在某些半导体突起顶部形成的肖特基二极管，所述的肖特基二极管也具有沿半导体突起顶部形成的硅化物。
[0018]所述的肖特基二极管在反向闭锁模式下具有结型势皇肖特基挟断效应以及金属氧化物半导体挟断效应。
[0019]所述的源极/本体硅化物凹陷低电介质插头的顶部。
[0020]所述的源极区的宽度为0.05至0.2微米。
[0021]还包括一个衬底，所述的衬底包括一个重掺杂的底层和一个较轻掺杂的顶层，其中宽沟槽触及重掺杂的底层，但栅极沟槽不触及重掺杂的底层。
[0022]一种制备半导体器件的方法，还包括:
在半导体衬底中，形成沟槽，保留沟槽之间的半导体突起，将一个凹陷的栅极电极置于沟槽中；
使用凹陷的栅极电极作为掩膜，在半导体突起的上部侧壁中加入第一导电类型的掺杂物；
在半导体突起中，制备第二导电类型区，半导体突起比第一导电类型掺杂物更深；并且在半导体突起上方，制备硅化物，使它接触第一导电类型区和第二导电类型区，而不在栅极电极上形成硅化物。
[0023]在所述的放置凹陷栅极电极之前，还包括在沟槽的底部放置一个屏蔽电极。
[0024]在半导体突起的上部侧壁中放置第一导电类型的掺杂物，也包括在半导体突起的顶面中放置那些掺杂物，并且其中该方法还包括在制备硅化物之前，除去半导体突起的顶部，使硅化物接触第一导电类型和第二导电类型区域。
[0025]还包括在除去半导体突起的顶部之前，要在栅极电极上方的沟槽中制备一个电介质插头。
[0026]所述的制备硅化物还包括，在硅化物形成时，消耗充足的硅，以便触及第二导电区。
[0027]所述的放置第一导电类型的掺杂物还包括，利用一个硬掩膜，阻止第一导电类型区沿半导体突起的顶面形成。
[0028]所述的硬掩膜也用于制备沟槽。
[0029]在半导体突起顶部制备硅化物之前，还包括在栅极电极上方制备硅化物。
[0030]所述的半导体突起上方的栅极氧化层用作硬掩膜，用于在栅极电极上方形成硅化物，而不在半导体突起上形成硅化物。
[0031]在栅极电极上方形成硅化物之前，还包括在沟槽侧壁上制备非导电的垫片。
[0032]所述的在半导体突起上方制备硅化物，还包括为硅化工艺沉积充足的金属，以消耗足够的半导体材料，触及第二导电类型区。
[0033]一个具有宽沟槽的屏蔽栅极沟槽M0SFET，包含:
一个位于沟槽底部的屏蔽电极；
一个在屏蔽电极上方的宽沟槽中间的电介质突起；
在电介质突起两边的屏蔽电极上方的电极间电介质；
一个内部和一个外部顶部电极，分别位于电介质突起对边上的电极间电介质上方。
[0034]还包括所形成的一个屏蔽接触，穿过电介质突起，以接触屏蔽电极。
[0035]所述的屏蔽接触，穿过电介质突起，使屏蔽电极可以接触源极金属。
[0036]最靠近有源区的顶部电极处于栅极电势。
[0037]最靠近芯片边缘的上电极处于漏极电势。
[0038]一种制备带有源极本体短接硅化物的屏蔽栅极沟槽的方法，包括:
制备沟槽，半导体突起在沟槽之间；
在沟槽底部制备底部电介质层；
在沟槽底部制备屏蔽电极，屏蔽电极在边缘和底部被底部电介质层包围；
在屏蔽电极上方制备电极间电介质；
在上部沟槽侧壁上制备栅极电介质；
在栅极电介质之间制备一个凹陷的栅极电极；
在上部半导体突起侧壁中，利用凹陷的栅极电极作为掩膜，制备源极区；
制备本体区，使它位于源极区之间和下方；并且制备源极/本体硅化物，遍及半导体突起的整个顶面。
[0039]制备源极区也沿半导体突起的顶部构成源极区。
[0040]还包括去除半导体突起的顶部部分，使源极/本体硅化物接触源极区之间的本体区。
[0041]还包括利用一个光掩膜制备接触，利用一个光掩膜制备金属层，其中的沟槽也由一个光掩膜制备，并且其中所述的步骤仅仅需要三个光掩膜。
[0042]还包括利用一个额外的掩膜，保护肖特基二极管区域，同时形成源极和本体区。
[0043]还包括利用两个额外的掩膜，制备背对背栅极-源极二极管的静电放电结构。
[0044]—种在沟槽中形成突起的方法，包括:
制备一个沟槽；
在沟槽中制备第一层，第一层沿沟槽的侧壁和底部排列，但并不填充沟槽，保留中间的凹槽；
在至少第一层的中间上方，制备第二层，所述的第一层是由一种可以和第二层区别刻蚀的材料制成；并且
使用第二层作为掩膜，除去第一层的边缘部分，同时保留由第一层形成的沟槽的中间处的突起。
[0045]还包括在使用第二层作为掩膜之前，采用化学机械使第二层的顶部平坦化，以使第一层裸露出来，同时保留沟槽中间处的第二层。
[0046]还包括在第二层上方制备第三层，其中第二层是由一种可以和第三层区别刻蚀的材料制成，其中第二层并没有完全填充在沟槽的剩余部分中；采用化学机械使第三层的顶部平坦化，使第二层裸露出来，同时保留沟槽中间处的第二层上方的一部分第三层；并且除去第二层的顶部，使第一层裸露出来，同时保留沟槽中间处的那部分第二层。
[0047]还包括在制备所述的第一层之前，在宽沟槽底部制备一个屏蔽电极，其中所述的第一层是由一种电介质材料制成，并且形成在屏蔽电极上方，使所述的突起为电介质突起。
[0048]所述的步骤仅需要一个单独的光阻材料掩膜。
[0049]还包括在屏蔽电极上方制备一个电极间电介质；并且在电极间电介质上方制备顶部电极，在电介质突起的任一侧。
[0050]一个与场效应晶体管集成的肖特基二极管包括:
一个肖特基二极管区域，被本体区包围在第一维度中，在反向闭锁模式下作为结型势皇嵌挟；以及
在第二维度中包围着肖特基二极管区的栅极沟槽附近的栅极电极，在反向闭锁模式下作为金属氧化物半导体嵌挟，所述的第二维度与所述的第一维度垂直。
[0051]其中第一维度上的肖特基二极管区域的宽度为1至3微米，第