去除器件顶面和宽沟槽119”上的第二多晶硅层135，但保留较薄的有源沟槽119-1上方的第二多晶硅135，如图f5D所示。利用上述剩余的步骤，制备如图5E所示的MOSFET器件100’ ’，MOSFET器件100’ ’与器件100类似。如果有必要的话，可以利用带角度的植入，制备本体区140。然而，宽沟槽119’’在其顶部区域并不含有第二多晶硅135，这使得可以形成从源极金属190-S到宽沟槽119’ ’底部的第一多晶硅125的屏蔽接触180-S1。
[0069]注意，制备如图2-5所示的本发明的上述结构时，仅只需要三个掩膜一一沟槽掩膜、接触掩膜以及金属掩膜。
[0070]图6A至6D表示用于在半导体衬底105上同时制备与MOSFET器件集成的肖特基二极管的工艺步骤的一系列剖面图。图6A表示首先部分制备如图3J所示的MOSFET器件的制备工艺。部分形成的有源栅极沟槽119-1位于剖面的左侧。回刻第二多晶硅层，保留有源沟槽119-1上方的第二多晶硅135。在图6B中，使用肖特基掩膜138，然后通过类似于图3K所示的工艺，制备本体区140和145以及源极区150，由于肖特基掩膜138，因此这时它们处于一个堆栈式图案中。在图6C中，除去肖特基掩膜138，进行图3L至3N所示的工艺步骤，制备栅极硅化物155、氧化物插头160，并且回刻硅表面，使P+区145裸露出来。除去源极150的顶面部分。肖特基区139位于堆栈式本体区140和145之间的N-外延区110/115中。在这种情况下，可以通过全面的浅P或N植入，调整P-本体区140之间的肖特基区域139处的肖特基高度。如果肖特基区域139处的掺杂浓度已经非常合适，那么就不需要进行植入。在图6D中，通过沉积一个金属层以及硅化工艺，在肖特基二极管上方形成硅化层165，进行图30所示的工艺，其中肖特基二极管形成在N-外延层110 (或N-外延层115，如果有的话)顶部的肖特基区域139中，堆栈式P-本体140和P+本体接触145区域包围着N-外延层110。堆栈式P-本体区作为结型势皇肖特基(JBS)的结型势皇，可提高反向闭锁性能。它们也可以作为合并PN-肖特基(MPS)的PN结二极管。从邻近的栅极电极135 (其位置如图7中的栅极硅化物155所示)，还有M0S (金属氧化物半导体)嵌挟效应。图7表示与图6D所示的肖特基二极管集成的MOSFET器件的顶视图。该集成的肖特基二极管是与MOSFET同时制备在同一衬底上的，其肖特基区域139中的肖特基二极管带有周围的堆栈式本体区140、145作为结型势皇/PN 二极管。为了清晰，图中没有表示出硅化物层165，但是硅化物层165覆盖了半导体衬底，包括源极区150、本体区140、145以及外延层115的肖特基区域139。肖特基掩膜138的轮廓如图中虚线所示。所示的沟槽栅极穿过整个视图(尽管为了清晰，图中没有表示出氧化物插头160)，沟槽栅极包括硅化物栅极接触层155和栅极氧化物132。源极区150和P本体区140以及P+本体接触区145形成在除了肖特基掩膜138阻挡的地方以外的沟槽栅极之间。所形成的N+源极区150沿除了肖特基掩膜138阻挡的地方以外的沟槽侧壁。图6D的剖面图取自图7中沿线A-A。作为示例，在第一维度上，在本体区140之间，肖特基区域139的宽度W1的范围约在1至3微米之间，允许反向闭锁时JBS挟断，在垂直于第一维度的第二维度上，在栅极沟槽119之间，其宽度W2的范围约在0.8至2微米之间，允许反向闭锁时M0S挟断。
[0071]图8A至8F表示用于在同一半导体衬底105上同时制备与MOSFET器件集成的肖特基二极管的可选工艺步骤的一系列剖面图。图8A表示制备工艺从部分制备图31所示的MOSFET器件开始。在图8A-1中，利用CMP工艺，使用肖特基掩膜138’，除去半导体衬底顶面上方的第二多晶硅层135。由于掩膜技术的局限性，可以设计肖特基掩膜138’，使它与周围的沟槽119部分重叠。在这种情况下，利用肖特基掩膜138’，可以选用P本体和P+本体接触植入工艺，肖特基掩膜138’覆盖着顶面部分一一在这些视图中，这种植入可以稍后进行。在图8B中，进行类似于图3J所示的多晶硅回刻工艺，使裸露的第二多晶硅135凹陷。在图8C中，进行类似于图3K所示的工艺，在没有被肖特基掩膜138’覆盖的区域中，制备本体区140和145以及源极区150。在图8D中，除去肖特基掩膜138’，并进行类似于如图3L所示的相同工艺一一制备氮化硅层，然后刻蚀掉，以便沿裸露的沟槽侧壁形成垫片152。然后沉积一个钛层，并进行高温操作，以制备硅化物栅极接触155，并利用刻蚀工艺，除去未反应的金属，从而保留第二多晶硅层135上方的硅化物栅极接触155。在图8E中，除去垫片152，沉积氧化层160，然后利用CMP工艺平整化，以便将氧化层160的顶部抛光至硅表面。可以进行附加的氧化物刻蚀，确保硅表面裸露出来。然后，进行硅刻蚀，使如图8E所示的P+本体接触区145裸露出来。在这种情况下，通过植入，调整裸露的外延层115/110的肖特基区域139中的肖特基势皇高度。在图8F中，通过沉积一种适宜的金属层，并利用硅化工艺，进行类似于图30所示的工艺，在裸露的硅材料上制备硅化物层165，作为带有N-层115的肖特基二极管。硅化物源极/本体接触也可以由硅化物层165制成。图9表示图8F所示的肖特基二极管的布局结构的顶视图。为了清晰，该图中没有表示出硅化物155和165，以及顶部金属或氧化层。肖特基二极管形成在肖特基区域139中，在栅极沟槽之间的裸露外延层115的排列中。要注意，第二多晶硅135与有源区中其他的第二多晶硅绝缘，因此它并没有连接到栅极电势；取而代之的是，它可以通过接触(图中没有表示出)连接到源极金属上。宽沟槽119’’与图5A-5E中所示的类似，连接到肖特基结构内的栅极沟槽上，并且像图5E所示地那样，为源极金属到沟槽底部的第一多晶硅125的连接流出空间。虚线表示肖特基掩膜138’的轮廓。IPD 130位于宽沟槽119’’的中间处，说明宽沟槽中并没有第二多晶硅125，从而可以接触到下面的第二多晶硅125。在一个可选实施例中，这个宽沟槽119’’可以向外延伸，与标准的栅极沟槽相连，使肖特基周围的第一多晶硅125处于源极电势，但肖特基周围的第二多晶硅仍然处于源极电势，而不是栅极。这种肖特基结构类似于一个岛，可以位于源极金属下面的任何地方。
[0072]与图2-5所示的基础结构相比，上述与肖特基二极管集成的SGT MOSFET可以仅仅使用一个额外的掩膜，总共仅需使用四个掩膜:沟槽掩膜、肖特基掩膜、接触掩膜以及金属掩膜。
[0073]图10A至10E表示用于在半导体衬底105上，同时制备与MOSFET器件集成的静电放电(ESD)保护二极管的工艺步骤的一系列剖面图。图10A表示制备工艺从部分制备MOSFET器件开始，除了图10A中的第二多晶硅135原位掺杂到P-型多晶硅135-P以外，其他与图31所示的类似。在图10A-1中，在部分ESD沟槽119-E上方，使用第一 ESD掩膜141，植入N-型离子，并扩散到第二多晶硅层135-P未反应的部分中，以便形成N-型多晶硅层135-N。P-型多晶硅层135-P仍然留在第一 ESD掩膜141保护的区域中。通常，栅极沟槽119-1可以位于ESD沟槽119-E附近，并且仅含有N-型第二多晶硅135-N，而ESD 119-E沟槽含有135-P和135-N，这将在下文中详细介绍。在图10B中，除去第一 ESD掩膜141，回刻第二多晶硅层(即P-型多晶硅层135-P以及N-型多晶硅层135-N)，或背部平整化到硅表面。然后，进行P-本体植入，形成P-本体区140。P-本体植入并不足以克服在N-型多晶硅区135-N中的N-型掺杂。在图10C中，进一步回刻多晶硅层135-P和135-N，以便凹向硅顶面以下。在图10D中，利用第二 ESD掩膜142作为P+/N+闭锁掩膜，进行植入工艺，植入包括(可选)带角度的P植入，用于调节阈值电压Vt，低能P+植入，以制备本体接触区145，以及带角度的低能源极植入，以形成N型源极区150。沟槽119-E被第二 ESD掩膜142覆盖的区域保留P-型多晶硅135-P。在图10E中，除去光之抗蚀剂掩膜142 ;在上述图3M至30所述的相同步骤中，制备氧化物插头160和源极/本体硅化物165，以制成如图10E所示的器件，对应图30所示的结构。然而，在这个ESD实施例中，最好不要制备栅极硅化物155，以避免ESD 二极管区域短接在一起，下文将做详细介绍。因此，ESD保护二极管是利用ESD沟槽中P掺杂多晶硅135-P和N-掺杂多晶硅135-N之间的多个PN结制成的。这在图11A和11B所示的透视图和顶视图中有更详细的描述。
[0074]图11A-11B表示图10E所示的ESD保护电路的透视图和顶视图，ESD保护电路包括N-型多晶硅135-N和P-型多晶硅135-P，以便在ESD沟槽内制成背对背的齐纳二极管。虚线表示第一和第二 ESD掩膜的轮廓141和142，它们几乎覆盖相同的区域。在该实施例中，并不用栅极硅化物155，以避免将P-型多晶硅135-P和N-型多晶硅135-N区域短接在一起。ESD沟槽119-E可以位于有源栅极沟槽119-1附近。ESD结构的一个末端连接到源极电势，另一个末端连接到栅极电势，从而沟槽栅极至源极ESD 二极管。
[0075]图12A表示位于MOSFET器件内的ESD结构的一个实施例的顶视图。在ESD沟槽119-E中，P和N型多晶硅135-P和135-N沟槽背对背二极管。ESD沟槽在两个末端处，连接到规则的栅极沟槽119-1上。可以在每个ESD沟槽119-E的中间N-型多晶硅135-N处制备源极接触180-S2，以便将它连接到源极金属。如图11B所示的ESD结构镜射在源极接触180-S2的两边，使背对背齐纳二极管从源极接触180-S2处的源极电势，延伸到标准的栅极沟槽119-1的多晶硅135-N上，多晶硅135-N处于栅极电势。
[0076]图12B表示具有源极(S)、栅极(G)以及漏极(D)垫的MOSFET器件的等效电路图，其中栅极至源极ESD 二极管195形成在栅极和源极之间。
[0077]制备上述带有ESD保护电路的M0SFET，在图2-5所示的基本工艺上方，仅仅需要两个额外的掩膜，总共需要五个掩膜:沟槽掩膜、第一 ESD掩膜、第二 ESD掩膜、接触掩膜以及金属掩膜。
[0078]图13A-13H表示制备本发明所述的SGT的一种可选方法的剖面图。这些视图与图3非常相似，但是在初始的沟槽刻蚀时并不使用硬掩膜，以遮蔽稍后的源极植入工艺。在图13A中，其步骤与图3B所示的相同，利用光之抗蚀剂掩膜(图中没有表示出)，制备氧化物的硬掩膜117’’和氮化物118’’并形成图案。氧化物117’’和氮化物118’’用于制备沟槽119，沟槽119包括有源沟槽119-1和宽沟槽119’。图13B对应图3E’ -2，在图13B中，底部电极层125 (例如多晶硅)沉积在沟槽中。然后添加0N0 (氧化物-氮化物-氧化物)层
126、127、128。图13Β与图3Ε’-2的不同之处在于，在图13Β中，从图13Α的沟槽刻蚀而来的硬掩膜氧化物117’’和氮化物118’’仍然保留。