垂直铁电场效晶体管构造、包括一对垂直铁电场效晶体管的构造、铁电场效晶体管的垂直 ...的制作方法
【技术领域】
[0001]本文中所揭示的实施例涉及垂直铁电场效晶体管构造，涉及包括一对垂直铁电场效晶体管的构造，涉及铁电场效晶体管的垂直串，且涉及侧向相对的垂直铁电场效晶体管对的垂直串。
【背景技术】
[0002]存储器为一种类型的集成电路，且用于计算机系统以存储数据。存储器可制造于个别存储器单元的一或多个阵列中。可使用数字线(其也可称为位线、数据线、感测线或数据/感测线)及存取线(其也可称为字线)来写入或读取存储器单元。数字线可沿着阵列的列导电地互连存储器单元，及存取线可沿着阵列的行导电地互连存储器单元。可通过数字线及存取线的组合唯一地寻址每一存储器单元。
[0003]存储器单元可为易失性或非易失性。在许多情况中(包含关闭计算机时)非易失性存储器单元可存储数据达延长的时间周期。易失性存储器散逸且因此需要被刷新/重写，在许多情况中一秒内需要被多次刷新/重写。无论如何，存储器单元经配置而以至少两个不同可选状态保持或存储存储器。在二进制系统中，所述状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储两个以上的信息电平或状态。
[0004]场效晶体管为可用于存储器单元中的一种类型的电子组件。这些晶体管包括一对导电源极/漏极区域，在所述对导电源极/漏极区域之间具有半导电沟道区域。导电栅极相邻于所述沟道区域且通过薄栅极电介质与所述沟道区域分离。施加适当电压到栅极允许电流从所述源极/漏极区域中的一者通过所述沟道区域流动到另一者。当从栅极移除所述电压时，很大程度地防止电流流过所述沟道区域。场效晶体管还可包含额外结构(例如可逆地编程的电荷存储区域)作为栅极构造的部分。除场效晶体管外的其它晶体管(例如双极晶体管)，可额外地或替代地用于存储器单元中。晶体管可用于许多类型的存储器中。此外，晶体管可用于及形成于除存储器之外的阵列中。
[0005]一种类型的晶体管为铁电场效晶体管(FeFET)，其中栅极电介质是铁电。针对所选择的操作栅极电压，通过施加可编程栅极电压对准的铁电的极化修改源极与漏极之间半导电沟道的导电性。适当正编程电压沿着所述半导电沟道引导所述极化。铁电的此极化导致正表层电荷更接近沟道及负表层电荷更接近栅极。当考虑P-型半导体半导电时，发生电子在界面处的积累以补偿此铁电电荷。借此产生低电阻率沟道。当将所述极化切换到其另一稳定状态时，对准铁电极化使得负表层电荷更接近沟道且接近栅极电介质的半导电沟道中的电子被耗尽。这导致高电阻率。对高及低导电性(由铁电极化状态调用)的偏好在移除编程栅极电压(至少一次)之后仍存在。可通过施加并不干扰铁电极化的小漏极电压来读取沟道的状态。
[0006]然而，FeFET可不受控地变得去极化且因此丢失程序状态。此外，极高电场可存在于介于铁电电介质材料与沟道之间的典型薄氧化物之间，从而引起操作中的可靠性问题。
【附图说明】
[0007]图1为根据本发明的实施例的衬底片段的图解横截面图。
[0008]图2为通过图1中的线2-2取得的横截面图。
[0009]图3为通过图1中的线3-3取得的横截面图。
[0010]图4为通过图1中的线4-4取得的横截面图。
[0011]图5为根据本发明的实施例的衬底片段的图解横截面图，且为图1所展示的衬底片段的替代。
[0012]图6为根据本发明的实施例的衬底片段的图解横截面图，且为图1所展示的衬底片段的替代。
[0013]图7为通过图6中的线7-7取得的横截面图。
[0014]图8为通过图6中的线8-8取得的横截面图。
[0015]图9为通过图6中的线9-9取得的横截面图。
[0016]图10为根据本发明的实施例的衬底片段的图解横截面图。
[0017]图11为通过图10中的线11-11取得的横截面图。
[0018]图12为通过图10中的线12-12取得的横截面图。
[0019]图13为通过图10中的线13-13取得的横截面图。
[0020]图14为根据本发明的实施例的衬底片段的图解横截面图，且为图10所展示的衬底片段的替代。
[0021]图15为通过图14中的线15-15取得的横截面图。
[0022]图16为通过图14中的线16-16取得的横截面图。
[0023]图17为通过图14中的线17-17取得的横截面图。
[0024]图18为根据本发明的实施例的衬底片段的图解横截面图，且为图15所展示的衬底片段的替代。
【具体实施方式】
[0025]首先，参考图1到4描述实例性实施例垂直铁电场效晶体管构造。在此文件中，水平是指沿着衬底在制造期间相对于其处理的主表面的一般方向，且垂直为大体上正交于所述水平的方向。此外，如本文中所使用，在三维空间中“垂直”及“水平”为相对于彼此的一般垂直方向而与衬底的定向无关。另外，“立面”及“立面地”涉及相对于已在其上制造电路的基座衬底的垂直方向。
[0026]实例性衬底片段10包括具有形成于其上的各种材料的电介质材料12，其包括垂直铁电场效晶体管构造14(图1)。实例性电介质材料12为掺硅二氧化物、未掺硅二氧化物及/或氮化硅。集成电路的其它部分或全部制造组件可形成为材料12的部分或从材料12立面向内且不与本文中所揭示的发明特别相关。
[0027]本文中所描述的任何材料及/或结构可为同质或非同质，且无论在此上覆的任何材料上方可为连续或不连续。如本文中所使用，(例如)如果此类材料非同质，那么“不同成分”仅需要可直接抵靠彼此的两种所述材料的所述部分化学地及/或物理地不同。如果此类材料非同质，且如果两种所述材料未直接抵靠彼此，那么“不同成分”仅需要最接近彼此的所述两种所述材料的所述部分化学地及/或物理地不同。在此文件中，当所述材料或结构相对于彼此存在至少一些物理触碰接触时，材料或结构为“直接抵靠”。相比而言，在“上方”、“上”及“抵靠”前面未加“直接”涵盖“直接抵靠”以及其中中间材料或结构导致所述材料或结构相对于彼此的非物理触碰接触的构造。此外，除非另有说明，否则可使用任何适当或仍待开发的技术形成每一材料，所述技术的实例有原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入。
[0028]衬底片段10可包括半导体衬底。在此文件的上下文中，术语“半导体衬底”或“半导电衬底”经定义以表示包括半导电材料的任何构造，包含(但不限于)块状半导电材料(例如半导电晶片(单独或以在其上包括其它材料的组合件))及半导电材料层(单独或以包括其它材料的组合件)。术语“衬底”是指任何支撑结构，包含(但不限于)上文中所描述的半导电衬底。
[0029]晶体管构造14包括隔离芯16(8卩，电隔离)。隔离芯16的材料可为电介质，包含(例如)上文关于材料12的成分所描述的任何材料。隔离芯16的材料可为半导电或导电的，且(例如)可对上文的电路组件及/或下文(图中未展示)的晶体管构造14提供电隔离功能，例如保持在接地或一些其它电势。
[0030]过渡金属二硫属化物材料18围绕隔离芯16且具有1单层到7单层的侧向壁厚度。在一个实施例中，过渡金属二硫属化物材料18的侧向壁厚度不超过4个单层，且在一个实施例中侧向壁厚度不超过2个单层。实例性材料包含MoS2、WS2、InS2、MoSe2、WSe2及InSe2中的一或多者。过渡金属二硫属化物材料18可被视为具有立面最外端表面17及立面最内端表面19。
[0031]铁电栅极电介质材料20围绕过渡金属二硫属化物材料18。在一个实施例中，铁电栅极电介质材料20具有1纳米到30纳米的侧向壁厚度，且在一个实施例中具有2纳米