采用薄膜晶体管和肖特基二极管的非易失性存储器装置的制造方法
【专利说明】采用薄膜晶体管和肖特基二极管的非易失性存储器装置
[0001]相关申请的交叉引用:
[0002]本申请要求具有2012年9月10日为申请日的号为61/699,211的临时专利申请以及具有随后申请日的号为61/702,485的临时专利申请的优先权。
[0003]联邦政府资助的研究:无。
[0004]序列表:无。
[0005]现有技术文献
[0006]Agan等人于2012年11月8日提交的美国专利申请公开2012/0281465。
[0007]Agan等人于2012年10月11日提交的美国专利申请公开2012/0257449。
[0008]Kim于2004年6月15日提交的号为6,750,540的美国专利。
[0009]Gallagher等人于1997年6月17日提交的号为5，640，343的美国专利。
[0010]Panchula于2007年5月29日提交的号为7，224，601的美国专利。
[0011]Kitagawa等人于2009年5月5日提交的号为7，529，121的美国专利。
[0012]Garni等人于2005年I月4日提交的号为6，838，721的美国专利。
[0013]Ueda于2010年2月23日提交的号为7，668，005的美国专利。
[0014]Prall于2010年8月26日提交的美国专利申请公开2010/0213458。
[0015]Shukh于2013年4月2日提交的号为8,411,494的美国专利。
[0016]Mikawa等人于2012年7月24日提交的号为8，227，788的美国专利。
[0017]Hsu等人于2009年10月27日提交的号为7，608，514的美国专利。
[0018]Li等人于2011年6月28日提交的号为7，968，419的美国专利。
[0019]Chen等人于2012年10月16日提交的号为8，289，746的美国专利。
[0020]Wang等人于2012年9月6日提交的美国专利申请公开2012/0224417。
[0021]Bethune等人于2013年2月21日提交的美国专利申请公开2013/0044532。
[0022]DeBrosse等人于2013年8月29日提交的美国专利申请公开2013/0223125。
技术领域
[0023]本公开涉及非易失性存储器阵列和装置;更具体地，涉及在存储单元处采用背靠背肖特基二极管以及作为选择元件的薄膜晶体管的交叉点存储器阵列，使得低成本的三维存储器阵列能够用于单独的储存器装置或芯片上的嵌入式存储器。
[0024]附图标记、文本和缩写解释
[0025]12钉扎(pinned)(或参考)磁性层
[0026]14隧道势皇层
[0027]16自由(或存储)磁性层
[0028]18非晶形半导体层
[0029]22存储器单元的阵列
[0030]24位线驱动器[0031 ]26字线驱动器
[0032]28源线驱动器
[0033]30磁性随机存取存储器(MRAM)阵列
[0034]60硅衬底
[0035]61 CMOS 电路层
[0036]62互连层
[0037]63包括MTJ元件、背靠背肖特基二极管和导线的MTJ层
[0038]64薄膜晶体管(TFT)层
[0039]65 互连
[0040]66字导线-两个MTJ层共用[0041 ]70玻璃衬底
[0042]80导线，代表位线或字线
[0043]81用于薄膜晶体管的面积
[0044]82在导线和薄膜晶体管之间的互连
[0045]BBSD-背靠背肖特基二极管
[0046]BL，BL1，BL2，BL3...BLN 位线
[0047]C，C11_C33...CNM 存储器单元
[0048]Fm用于MTJ层(包括MTJ、导线、和BBSD)的技术节点的最小特征尺寸
[0049]Ft用于TFT层的技术节点的最小特征尺寸
[0050]Fe用于CMOS电路层的技术节点的最小特征尺寸[0051 ]JJ11-J33磁性隧道结
[0052]K，K11-K33....KNM (存储器元件)磁性隧道结和包括背靠背肖特基二极管一部分的半导体层
[0053]M-在存储器阵列中的字线数
[0054]N-在存储器阵列中的位线数
[0055]MTJ-磁性隧道结
[0056]SA1-SA3…SAM感测放大器
[0057]TFT-薄膜晶体管
[0058]Tbl-Tb6...Tb(Nx2)位线晶体管
[0059]Tsl_Ts3...TsM读取晶体管
[0060]Twl-Tw6,...Tw(Mx2)字线晶体管
[0061]WL，WL1，WL2，WL3...WLM字线
【背景技术】
[0062]使用磁性隧道结(MTJ)的诸如电阻随机存取存储器(ReRAM)和磁性随机存取存储器(MRAM)的非易失性交叉点存储器的技术是用于给将来的存储器应用提供致密和快速非易失性存储方案的有望成功的候选。
[0063]常规MTJ包括通过薄隧道势皇层与彼此分开的至少一个钉扎铁磁性层和一个自由铁磁性层。自由层具有可逆的磁化方向，该磁化方向可具有平行于或反向平行于钉扎层的固定磁化方向的两个稳定方向C3MTJ的电阻取决于在自由层和钉扎层中的磁化的相互取向，并且可以有效地控制。
[0064]典型的MRAM装置包括存储器单元的阵列，沿着存储器单元的列(或行)延伸的多个平行字线，以及沿着存储器单元的行(或列)延伸的多个平行位线。字线和位线彼此重叠但在垂直方向上彼此间隔开。每个存储器单元位于字线和位线的交叉点处，并且通常包括与选择金属氧化物半导体(M0S)晶体管串联连接的单个MTJο串联连接的MTJ和晶体管在一个终端处电耦合到字线以及在相对终端处电耦合到位线。
[0065]图1示出根据在美国专利申请公开US2012/0281465中所公开的现有技术的用于磁性随机存取存储器(MRAM)阵列的电路图。美国专利申请公开US 2012/0281465详细公开将位(“O”和“I”)写入到存储器单元以及读取和擦除位的各种方法。US2012/0281465的公开内容以其全文以引用的方式并入本文。
[0066]图2示出根据现有技术的通过垂直磁性材料制成的磁性存储器单元的横截面视图。
[0067]由于替代的电流路径与在公开中所述的那些相比是可能的这一事实，由US2012/0281465所描述的电路对于控制针对写入、读取或擦除的存储器阵列寻址提出一项挑战。该问题也在号为US 7，968，419和US 8，227，788的专利中有所描述，它们教导在电阻存储器阵列中使用背靠背肖特基二极管来解决与从阵列读取时相关联的串扰问题。图3是根据号为US 8，227，788专利的交叉点电阻非易失性存储器阵列的电路图，该存储器阵列包括具有背靠背肖特基二极管(简称为电流控制元件)112的电阻变化元件105。字传导线和位传导线以101和119指示。
[0068]US 2012/0281465描述了沿仍需要相当大的芯片面积(die area)的阵列周边定位的选择晶体管的位置。晶体管由于从MTJ的远层到选择晶体管的较长互连，使用作为选择元件的MOS限制了将现有MRAM布置成三维配置。此外，MOS技术是相对昂贵的。
[0069]需要在MRAM存储器阵列中寻址字选择晶体管和位选择晶体管的改进方法，该方法由于存储器阵列交叉点设计而保持小芯片尺寸的优点，以及省却MOS晶体管，上述一起使得成本能够更低。
[0070]本申请解决了上述问题，并提供了低成本的三维非易失性交叉点存储器阵列的解决方案。
【发明内容】
[0071]改进的存储器装置包括衬底;布置在衬底表面上方的多个存储器阵列，每个存储器阵列以矩阵设置，并包括多条平行的第一导线，在多个相交区域处与第一导线重叠的多条平行的第二导线；多个存储器单元，每个存储器单元布置在所述导线的相交区域处，在第一终端处电耦合到其中一条第一导线以及在第二终端处电耦合到其中一条第二导线;并包括可控电阻；其中背靠背肖特基二极管位于每个存储器单元和其中一条所述导线之间，并且其中每条导线电耦合到至少两个薄膜晶体管(TFT)。该装置基本上在BEOL设施中制备，而不需要前端半导体生产设施，还可以超高密度和低成本的方式制成。此外，该装置可制造成为在半导体电路(例如在ASIC、FPGA或微处理器芯片中)正上方的层上的嵌入式存储器，其提供甚至更低的成本且容易、快速地访问非易失性存储器而不必离开芯片。TFT可以单层或多层阵列制备，这给设计者提供用于优化成本、性能或其它设计目标的灵活性。
[0072]在本说明书和权利要求书的范围内在本文所提及的磁性隧道结(MTJ)元件是将绝缘体或半导体用作隧道势皇层的隧道磁阻元件的总称。尽管上述各图图示MTJ元件的主要组件，但也可以包括另一层(或多层)，诸如种晶层、钉扎层、覆盖层、和其它层。
[0073]由Mikara(美国专利8,227,788)