片尺寸封装结构的制造方法中，是将第一半导体元件I与第二半导体元件2共同封装成一个封装结构。换言之，在同一封装结构中，具有至少两个半导体元件。但在其他实施例中，本发明的晶圆级芯片尺寸封装结构的制造方法也可以仅对一个半导体元件，例如仅对第一半导体元件I进行封装而形成封装结构。
[0068]请参照图2B及图2C。图2B显示图2A中的第一半导体元件与第二半导体元件的放大图。图2C显示图2B沿1-1剖面线的剖面示意图。第一半导体元件I具有一主动面10以及与主动面10相反的一背面11，其中第一半导体元件I的背面11为晶圆100的背面的一部份。
[0069]第一半导体元件I在主动面10上定义出外部区101与主动区102，其中外部区101围绕在主动区102的周围，也就是位于第一半导体元件I的周边区域。主动区102位于半导体元件I的中间区域，并且主动区102内配设有一第一电极103及一第二电极104。
[0070]第二半导体兀件2与第一半导体兀件I相邻,其结构与第一半导体兀件I相似。详细而言，第二半导体元件2也在主动面10上定义出主动区202与外部区201，且在主动区202内设置第一电极203与第二电极204。在本发明实施例中，第一电极103、203为栅极电极，而第二电极104、204为源极电极。在一实施例中，源极电极具有一叠层结构，例如是铜/硅/铝的叠层结构。
[0071]另外，第二半导体元件2的外部区201是与第一半导体元件I的外部区101相连通，以包围第一半导体元件I的主动区102与第二半导体元件2的主动区202。
[0072]要特别说明的是，第一半导体元件I的外部区101可被区分为切割部1la及通道部101b，其中通道部1lb是位于第一半导体元件I的主动区102与第二半导体元件2的主动区202之间。
[0073]值得注意的是，本实施例是以两个半导体元件共享一个通道部为例说明。在本发明另一实施例中，可以是一个半导体元件对应一个通道部，或者是有多个半导体元件对应同一通道部，在本发明中不限制半导体元件与通道部之间的配置与对应关系。
[0074]请再参照图1与图3，接着进行步骤S101，形成图案化保护层12于主动面10上。图案化保护层12可以是介电层，可保护第一半导体元件I的主动区102与第二半导体元件2的主动区202，以免主动区102、202在后续的制作过程中受到污染，而影响元件特性。此夕卜，图案化保护层12并可作为后续制作过程的屏蔽。
[0075]图案化保护层12的材料可以是磷娃玻璃(phosphosilicate glass)、聚酰亚胺(polyimide)或者是氮化物(nitride)。在本实施例中，图案化保护层12的厚度范围大约介于I至10 μ m之间。
[0076]请配合参照图3，为本发明实施例一的晶圆级芯片尺寸封装结构在步骤SlOl中的局部剖面示意图。由图3中可以看出，图案化保护层12具有多个开口 12a?12e。在本实施例中，开口 12a?12c分别暴露第一半导体兀件I的第一电极103、第二电极104以及通道部101b，而开口 12d?12e则分别暴露第二半导体元件2的第一电极203与第二电极204。
[0077]详细而言，在本发明实施例中，第一半导体元件I的第一电极103与第二电极104的部分边缘区域会被图案化保护层12覆盖，而第一电极103与第二电极104的中间区域则会分别通过开口 12a与开口 12b而裸露出来。相似地，图案化保护层12也部分地覆盖第二半导体兀件2的第一电极203与第二电极204的部分边缘区域,并暴露第一电极203与第二电极204的中间区域。
[0078]另外，在本实施例中，图案化保护层12的开口 12c是暴露第一半导体元件I的通道部101b。具体而言，图案化保护层12会完全覆盖第一半导体元件I的切割部1la以及第二半导体元件2的外部区201。
[0079]请再参照图1，在步骤S102中，由第一半导体元件I与第二半导体元件2的背面执行薄化制作过程。在本实施例中，第一半导体元件I与第二半导体元件2的背面为共平面且相互连通。并且，第一半导体元件I与第二半导体元件2的背面实际上也是晶圆100的背面的其中一部份，因此在本发明实施例中第一半导体元件I与第二半导体元件2的背面具有相同标号。请配合参照图4，其显示本发明一实施例的晶圆级芯片尺寸封装结构在步骤S102中的局部剖面示意图。在图4的实施例中，是以第一半导体元件I与第二半导体元件2为例进行说明。
[0080]在一实施例中，薄化制作过程可以是机械式背面研磨制作过程，也就是利用机械磨薄机由第一半导体元件I与第二半导体元件2的背面11进行薄化制作过程。也就是由晶圆100的背面进行薄化制作过程，以将晶圆100的厚度减薄。并且，利用机械磨薄机执行薄化制作过程前，可先利用胶带来保护第一半导体元件I与第二半导体元件2的主动面10。在本发明实施例中，晶圆100的厚度会薄化至125μπι至180μπι。
[0081]请参照图1，经过薄化制作过程之后，进行步骤S103，形成背电极层13于第一半导体元件I与第二半导体元件2的被研磨后的背面11’。请配合参照图5，其为本发明实施例一的晶圆级芯片尺寸封装结构在步骤S103中的局部剖面示意图。要说明的是，在图5的实施例中，背电极层13由第一半导体元件I背面11’延伸至第二半导体元件2的背面11’。虽然显示背电极层13是形成在第一半导体元件I与第二半导体元件2的背面11’，但实际上背电极层13是形成于整个晶圆100的背面。
[0082]另外，在本实施例中，背电极层13可以是一导电材料层，以作为第一半导体元件I的漏极电极。在一实施例中，背电极层13为金属叠层，例如是钛/镍/银叠层，其中钛层的厚度为200nm，镍层的厚度约300nm，而银层的厚度为2000nm。在另一实施例中，背电极层13也可以是钛/铜叠层。然而，背电极层13的材料与结构并不限于前述的材料，也可以使用其他材料。
[0083]另外，在步骤S103中，可以利用物理气相沉积法或者化学气相沉积来形成背电极层13，其中物理气相沉积法例如是蒸镀或溅镀，但并非用来限制本发明的范围。
[0084]请再参照图1，在步骤S104中，执行选择性蚀刻制作过程，以在通道部1lb形成沟槽101h，以暴露背电极层13。请配合参照图6，其显示本发明一实施例的晶圆级芯片尺寸封装结构在步骤S104中的局部剖面示意图。在一实施例中，步骤S104中所执行的选择性蚀刻制作过程可以是硅蚀刻制作过程。
[0085]要特别说明的是，通道部1lb被开口 12c所暴露的区域并未被任何电极层所覆盖，因此在硅蚀刻制作过程中，裸露于开口 12c中的通道部1lb的晶圆100会被移除，而形成沟槽101h。
[0086]另外，在本实施例的选择性蚀刻制作过程中，背电极层13可作为蚀刻停止层。也就是说，在硅蚀刻制作过程中，当通道部1lb被向下蚀刻至背电极层13时即停止。因此，经过选择性蚀刻制作过程后所形成的沟槽1lh是由主动面10延伸至背电极层13的上表面，并暴露部分背电极层13。在本发明实施例中，沟槽1lh的宽度W是介于3至30 μ m。
[0087]然而，上述的实施例并非用以限制本发明，在其他实施例中，也可以先利用刀具通过开口 12c对晶圆100进行切割之后，再以湿蚀刻制作过程来形成沟槽101h。
[0088]请再参照图1,并请配合参照图7A及图7B。图7A为本发明实施例一的晶圆级芯片尺寸封装结构在步骤S105中的局部剖面示意图，图7B则为本发明实施例一的晶圆级芯片尺寸封装结构在步骤S105中的局部俯视示意图。
[0089]接着，在图1的步骤S105中，通过所述沟槽1lh形成导电结构20以连接背电极层13。如图7A与图7B所示，导电结构20为一墙体，且墙体的顶端是高于图案化保护层的上表面。
[0090]另外，在形成导电结构20的步骤时，更包括通过多个开口 12a?12b分别形成连接于第一半导体元件I的第一电极103的第一焊垫21以及连接于第二电极104的第二焊垫22。相似地，在形成导电结构20的步骤时，也会通过开口 12d?12e分别形成连接于第二半导体元件2的第一电极203的第一焊垫21’以及连接于第二电极204的第二焊垫22’。在本发明实施例中，导电结构20是位于第一半导体元件I的第一焊垫21与第二半导体元件2的第二焊垫22’之间。
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