形成后段制程金属化堆叠件。
[0055] 图7至图17B示出了截面图的一些实施例，截面图的一些实施例示出了形成具有 设置在边界区域处的多个介电体的集成电路（1C)的方法。尽管结合方法600描述了图7至 图17B，但是应该意识到，图7至图17B所公开的结构不限于这种方法，相反，图7至图17B 所公开的结构可以作为独立于该方法的结构而单独存在。
[0056] 图7示出了对应于操作602的截面图700的一些实施例。如截面图700所示，在 半导体衬底202上方形成并且图案化第一介电层210和第一掩蔽层702,从而在存储器单元 区域102处留下多个第一开口 714,并且在边界区域108处留下多个第二开口 716。在一些 实施例中，可以形成第一掩蔽层702和第一介电层210,以附加地暴露半导体衬底202的将 被用作隔离区域的其他区域。例如，第一介电层210和第一掩蔽层702可以形成为具有对 应于逻辑区域104的多个第三开口 718。
[0057] 半导体衬底202通常是平坦的并且具有均匀的厚度。此外，例如，半导体衬底202 可以是n型或p型，并且半导体衬底202可以是处理晶圆，诸如Si晶圆或绝缘体上硅（SOI) 衬底。如果存在SOI衬底，则SOI衬底通常由高质量硅的有源层构成，该SOI衬底布置在处 理晶圆上方，并且通过掩埋氧化物层将该SOI衬底与处理晶圆分离。在一些其他的实施例 中，半导体衬底还可以是蓝宝石衬底、二元化合物衬底（例如，III-V族衬底）或其他更高阶 化合物衬底（例如，AlGaAs)，其中，在上述衬底上方形成或未形成附加的绝缘层或导电层。 第一介电层210可以用作栅极电介质，并且第一介电层210可以是诸如二氧化硅的氧化物。 第一掩蔽层702可以是形成在第一介电层210上的氮化物（诸如氮化硅），但是其他的材料 是可接受的。
[0058] 图8和图9示出了对应于操作604的截面图800和900的一些实施例。如截面 图800中所示，将未被第一掩蔽层702覆盖的区域中的半导体衬底202选择性地暴露于蚀 刻剂802。蚀刻剂802在存储器单元区域102处形成多个第一沟槽804 (诸如804a、804b、 804c…）并且在边界区域108处形成部分延伸进半导体衬底内的多个第二沟槽806 (诸如 806a、806b、806c…）。在一些实施例中，还在逻辑区域104处形成多个第三沟槽808。在一 些实施例中，多个第二沟槽806具有的深度或宽度大于多个第一沟槽804或多个第三沟槽 808的深度或宽度。通过这种方式，在边界区域处的随后形成的介电体可以为随后的工艺提 供足够的支撑。
[0059] 在一些实施例中，蚀刻剂802可以包括干蚀刻剂。在一些实施例中，干蚀刻剂可以 具有包括氟组分的蚀刻化学物质（如，CF 4、CHF3、C4FS等）。在一些实施例中，例如，蚀刻化 学物质还可以包括氧或氢。在其他的实施例中，蚀刻剂802可以包括湿蚀刻剂，该湿蚀刻剂 包括氢氟酸（HF)。在一些实施例中，通过在半导体衬底202内各向异性地蚀刻，蚀刻剂802 可以形成多个沟槽804、806和808。
[0060] 如截面图900中所示，形成绝缘材料以填充沟槽，从而在存储器单元区域处形成 多个第一介电体204,以作为STI区域，并且在边界区域处形成多个第二介电体206'（例 如，206' a、206' b、206' c…），以作为支撑件。可以通过下列步骤来形成绝缘材料：首先使 用沉积技术（例如，CVD、PECVD、PVD等）来填充多个沟槽804、806、808并且覆盖第一掩蔽 层702 ;和然后通过平坦化衬底来暴露第一掩蔽层702。在一些实施例中，绝缘材料可以是 诸如二氧化硅的氧化物。
[0061] 图10示出了对应于操作606的截面图1000的一些实施例。如截面图1000中所 示，在第一掩蔽层702以及多个第一介电体204和多个第二介电体206'上方形成第二掩蔽 层1002。在一些实施例中，第二掩蔽层1002可以是诸如二氧化硅的氧化物。
[0062] 图11示出了对应于操作608的截面图1100的一些实施例。如截面图1100中所 示，将未被掩蔽层1102 (例如，光刻胶层）覆盖的区域中的第一和第二掩蔽层702和1002 选择性地暴露于蚀刻剂1104。在多个实施例中，蚀刻剂1104可以包括湿蚀刻剂（例如，氢 氟酸、磷酸等）或干蚀刻剂。将蚀刻剂1104配置为去除存储器单元区域102处的第一和第 二掩蔽层702和1002。然后，去除掩蔽层1102。
[0063] 图12示出了对应于操作610的截面图1200的一些实施例。如截面图1200所示， 形成导电层1202,导电层1202具有位于存储器单元区域102处的第一部分1202a和位于存 储器单元区域102外部的第二部分1202b。导电层1202的第一部分1202a填充多个第一介 电体204之间的凹槽并且覆盖多个第一介电体204。导电层1202的第二部分1202b在第二 掩蔽层1002上方延伸。第一导电层1202可以由多晶娃或金属形成，并且第一导电层1202 可以具有从约450 A至约550 A的最大厚度。
[0064] 图13示出了对应于操作612的截面图1300的一些实施例。如截面图1300中所示， 执行平坦化，以降低第一导电层1202的第一部分1202a的高度并且去除第一导电层1202 的第二部分1202b。第一导电层的剩余部分包括布置在多个第一介电体204(例如，204a、 204b、204c…）之间的多个浮置栅极前体（例如，212' a、212' b、212' c…）。因为第二掩蔽 层1002高于多个第一介电体204的上表面1302s和其他的因素，所以浮置栅极前体的高 度从存储器单元区域102的边界至中心递减。例如，位于比第二浮置栅极前体212' a更靠 近边界区域108的位置处的第一浮置栅极前体212' c具有的高度高于第二浮置栅极前体 212' a的高度。作为实例，浮置栅极前体212'从存储器单元区域102的边界至其中心的高 度差可以在从约50 A至约70 A的范围内。在一些实施例中，平坦化工艺可以包括化学机 械抛光（CMP)工艺。在CMP工艺期间，第二介电体206'支撑边界区域108,并且第二掩蔽层 1002保护边界区域108。因此，保护半导体衬底202的上表面1322s不受损害。
[0065] 图14和图15示出了对应于操作614的截面图1400和1500的一些实施例。如截 面图1400中所示，第二介电层214'和第二导电层216'形成在浮置栅极前体212'和第二 掩蔽层1002上方。第二介电层214'通常为0N0电介质，并且第二介电层214'与浮置栅极 前体212'和第二掩蔽层1002共形。第二导电层216'通常为多晶硅。
[0066] 如截面图1500中所示，图案化第二导电层216'、第二介电层214'和第二掩蔽层 1002,并且从存储器单元区域102外部去除（诸如从边界区域108和逻辑区域104去除） 第二导电层216'、第二介电层214'和第二掩蔽层1002。还图案化形成在存储器单元区域 102中的第二导电层216'、第二介电层214'和浮置栅极前体212'，以分别形成存储器单元 的控制栅极216、电荷捕获层214和浮置栅极212。在多个实施例中，可以使用诸如干蚀刻 剂（例如，RIE蚀刻、等离子体蚀刻等）或湿蚀刻剂（例如，氢氟酸、磷酸等）的一种或多种 蚀刻剂1502来执行图案化。
[0067] 图16示出了对应于操作616的截面图1600的一些实施例。如截面图1600中所 示，将多个第二介电体206的高度降低至与半导体衬底202的上表面222s基本共面的位置 226s处。在一些实施例中，湿蚀刻剂用于去除额外的部分。在一些实施例中，凹槽环236、 238分别形成在多个介电体206、208的外围。凹槽环236、238导致多个介电体206、208的 外围被凹进为低于多个介电体206、208的中心。
[0068] 图17A至图17B示出了对应于操作618的截面图1700和1704的一些实施例。
[0069] 如截面图1700中所示，金属间介电（M))层1702设置在衬底202上方。例如，可 以通过汽相沉积工艺的方法来沉积MD层1702,并且頂D层1702可以包括低k介电层或 超低k(ULK)介电层。在区域1704中，如图17B所示，逻辑晶体管器件1706形成在相邻的 STI区域208a与208b之间的逻辑区域104中。在一些实施例中，逻辑晶体管器件1706可 以包括设置在衬底202内的源极区域1708和漏极区域1710。包括栅极介电层1712和上 面的栅电极1714的栅极区域以横向地位于源极区域1708与漏极区域1710之间位置横向 设置在衬底202上。在一些实施例中，一个或多个侧壁间隔件1716可以形成在栅极介电层 1712和栅电极1714的相对两侧上。一个或多个金属接触件1718可以设置在頂D层1702 内，以将逻辑晶体管器件1706电连接至BE0L金属化堆叠件内的金属互连层。
[0070] 尽管针对1T浮置栅极闪速存储器单元示出了多个实施例，但是应该意识到，本发 明还可应用于各种类型的非易失性存储（NVM)器件。例如，闪速存储器单元器件包括硅-氧 化物-氮化物-氧化物-硅（S0N0S)分裂栅极闪速存储器单元器件、金属-氧化物-氮化 物-氧化物-硅（M0N0S)分裂栅极闪速存储器单元器件和第三代SUPERFLASH(ESF3)存储 器单元器件。被认为落入本发明的范围内的另一种类型的闪速存储器是堆叠式栅极闪速存 储器单元。本发明的构思可应用于广泛的闪速存储器且不限于给出的实例。
[0071] 尽管将逻辑晶体管器件1706示出为在存储器单元区域102中的器件形成之后形 成该逻辑晶体管器件1706,但是应该意识到，可以在形成存储器单元区域102内的器件的 同时形成逻辑晶体管器件1706的一层或多层。此外，逻辑晶体管器件1706的