用于防止存储器件的氧化物损害和残留物污染的方法
【技术领域】
[0001] 本发明涉及用于防止存储器件的氧化物损害和残留物污染的方法。
【背景技术】
[0002] 闪速存储器是可以对其进行电擦除和重编程的电子非易失性计算机存储介质。为 了存储信息，闪速存储器包括可寻址的存储器单元的阵列，每个存储器单元都包括具有设 置在衬底上方的浮置栅极的晶体管，该衬底与浮置栅极由绝缘介电层分离。由于芯片组件 上的尺寸的按比例缩小（即，减小），所以器件"缩小"允许工程师将更多的组件和更多对应 的功能集成在更新一代的1C上。在最近的技术节点中，也允许闪速存储器嵌在具有逻辑器 件的集成芯片上。
【发明内容】
[0003] 为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种形成集成 电路（1C)的方法，所述方法包括：在半导体衬底上方图案化第一掩蔽层，所述第一掩蔽层 包括位于存储器单元区域处的多个第一开口和位于边界区域处的多个第二开口；在所述多 个第一开口内形成多个第一介电体，并且在所述多个第二开口内形成多个第二介电体，其 中，所述多个第一介电体和所述多个第二介电体延伸至所述半导体衬底内；在所述第一掩 蔽层以及所述多个第一介电体和所述多个第二介电体上方形成第二掩蔽层；去除位于所述 存储器单元区域处的所述第一掩蔽层和所述第二掩蔽层；形成第一导电层，所述第一导电 层具有所述存储器单元区域处的第一部分和位于所述存储器单元区域外部的第二部分，所 述第一部分填充所述多个第一介电体之间的凹槽，并且所述第二部分在所述第二掩蔽层上 方延伸；以及实施平坦化，以降低所述第一部分的高度并且去除所述第一导电层的所述第 二部分。
[0004] 在上述方法中，还包括：形成控制栅极和浮置栅极，形成所述控制栅极和所述浮置 栅极包括：在所述第一导电层和所述第二掩蔽层上方形成电荷捕获层和第二导电层；以及 图案化所述第二导电层、所述电荷捕获层以及所述第一掩蔽层和所述第二掩蔽层，以形成 所述控制栅极和所述浮置栅极。
[0005] 在上述方法中，还包括：将所述多个第二介电体的高度降低至与所述半导体衬底 的上表面基本共面的位置处。
[0006] 在上述方法中，还包括：在所述存储器单元区域处形成的多个闪速存储器单元和 通过所述边界区域与所述存储器单元区域间隔开的逻辑电路，其中，在逻辑电路中形成多 个第三介电体，所述逻辑电路的上表面与所述多个第二介电体和所述半导体衬底的上表面 基本共面。
[0007] 在上述方法中，还包括：在所述多个第二介电体和所述多个第三介电体的外围形 成凹槽环，其中，所述凹槽环导致所述多个第二介电体和所述多个第三介电体的外围被凹 进为低于所述多个第二介电体和所述多个第三介电体的中心。
[0008] 在上述方法中，所述多个第一介电体延伸至所述半导体衬底内的第一深度，并且 所述多个第二介电体延伸至所述半导体衬底内的第二深度，其中，所述第二深度大于所述 第一深度。
[0009] 在上述方法中，所述多个第二开口的宽度大于所述多个第一开口的宽度。
[0010] 在上述方法中，通过化学机械抛光（CMP)工艺来平坦化所述第一导电层；以及其 中，所述平坦化导致所述第一导电层的高度从所述存储器单元区域的中心至边界增加。
[0011] 在上述方法中，所述多个第一介电体从所述衬底延伸出至上表面，所述上表面高 于所述多个第二介电体的上表面。
[0012] 根据本发明的另一方面，还提供了一种形成用于嵌入式闪速存储器件的集成电路 (1C)的方法，包括：提供具有设置在存储器单元区域处的多个第一介电体和设置在所述存 储器单元区域周围的边界区域处的多个第二介电体的半导体衬底，其中，第一掩蔽层设置 在相邻的多个第一介电体和多个第二介电体之间的凹槽内的所述半导体衬底上方，其中， 所述第一掩蔽层的上表面与所述介电体的上表面基本共面；在所述第一掩蔽层和所述介电 体上方形成第二掩蔽层；图案化所述第一掩蔽层和所述第二掩蔽层，以从所述存储器单元 区域中去除所述第一掩蔽层和所述第二掩蔽层，并且保持所述边界区域中的所述第一掩蔽 层和所述第二掩蔽层；形成第一导电层，所述第一导电层具有第一部分和第二部分，所述第 一部分填充所述多个第一介电体之间的暴露的凹槽，并且所述第二部分在所述第一掩蔽层 和所述第二掩蔽层上方延伸；实施平坦化，以降低所述第一部分的高度并且去除所述第一 导电层的所述第二部分；在所述第一导电层以及所述第一掩蔽层和所述第二掩蔽层上方形 成第二介电层和第二导电层；以及实施蚀刻以去除位于所述存储器单元区域外部的所述第 二导电层、所述第二介电层以及所述第一掩蔽层和所述第二掩蔽层的部分，并且将所述多 个第二介电体的高度降低至所述半导体衬底的上表面。
[0013] 在上述方法中，在所述平坦化之后，所述第一导电层的第一部分的高度从所述存 储器单元区域的外围至中心逐渐减小。
[0014] 在上述方法中，还包括：在所述存储器单元区域处形成多个闪速存储器单元，其 中，所述第一导电层用作浮置栅极前体，并且所述第二导电层用作控制栅极前体。
[0015] 在上述方法中，所述提供具有设置在存储器单元区域处的多个第一介电体和设置 在所述存储器单元区域周围的边界区域处的多个第二介电体的半导体衬底的步骤包括：在 所述半导体衬底上方图案化所述第一掩蔽层，其中，在所述存储器单元区域上方形成多个 第一开口，并且在所述存储器单元区域周围的边界区域上方形成多个第二开口；在所述半 导体衬底内实施各向异性蚀刻，以在所述多个第一开口下方形成多个第一沟槽和在所述多 个第二开口下方形成多个第二沟槽；将介电材料填充至所述多个第一沟槽和所述多个第二 沟槽内，所述介电材料延伸在所述第一掩蔽层上方；以及实施平坦化，以将所述介电材料的 高度降低至所述第一掩蔽层的上表面。
[0016] 在上述方法中，图案化所述第一掩蔽层和所述第二掩蔽层，以去除位于所述存储 器单元区域处的所述第一掩蔽层和所述第二掩蔽层的第一部分，并且保持包括位于所述边 界区域处的第二部分的所述第一掩蔽层和所述第二掩蔽层的剩余部分，包括：形成光刻胶 层，以覆盖所述第二掩蔽层的位于所述存储器单元区域外部的部分；实施湿蚀刻，以去除所 述第一掩蔽层和所述第二掩蔽层的未被覆盖的第一部分；以及去除所述光刻胶层。
[0017] 在上述方法中，所述实施蚀刻以去除位于所述存储器单元区域外部的所述第二导 电层、所述第二介电层以及第一掩蔽层和所述第二掩蔽层的部分，并且将所述多个第二介 电体的高度降低至所述半导体衬底的上表面的步骤，包括：实施干蚀刻，以去除所述位于所 述存储器单元区域外部的所述第二导电层、所述第二介电层和所述第二掩蔽层的部分；以 及实施湿蚀刻，以去除所述第一掩蔽层和未被覆盖的栅极氧化物层，并且将所述多个第二 介电体的高度降低至所述半导体衬底的上表面。
[0018] 根据本发明的又一方面，还提供了一种集成电路（1C)，包括：存储器单元区域，设 置在半导体衬底上方，并且所述存储器单元区域包括通过多个浅沟槽隔离（STI)区域分离 的多个闪速存储器单元，所述STI区域的上表面高于所述半导体衬底的上表面；以及边界 区域，位于所述存储器单元区域周围，所述边界区域包括设置在所述半导体衬底内的多个 介电体，其中，所述多个介电体的上表面与所述半导体衬底的平坦的上表面共面。
[0019] 在上述1C中，所述多个闪速存储器单元分别包括：浮置栅极，设置在相邻的所述 STI区域之间；以及控制栅极，通过电荷捕获电介质与所述浮置栅极分隔开。
[0020] 在上述1C中，更靠近所述存储器单元区域的边界的第一闪速存储器单元的第一 浮置栅极的第一高度大于更靠近所述存储器单元区域的中心的第二闪速存储器单元的第 二浮置栅极的第二高度。
[0021] 在上述1C中，所述第一高度与所述第二高度之间的差值在从约50 A至约 70 A_的范围内。
[0022] 在上述1C中，还包括：逻辑区域，通过所述边界区域与所述存储器单元区域间隔 开，其中，所述半导体衬底的平坦的上表面与设置在所述逻辑区域内的浅沟槽隔离区域的 上表面共面。
【附图说明】
[0023] 当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方 面。应该强调的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚 的讨论，可以任意地增加或减小各种部件的尺寸。
[0024] 图1示出了具有设置在边界区域处的多个介电体的集成电路（1C)的一些实施例 的结构图。
[0025] 图2示出了具有设置在边界区域处的多个介电体的集成电路（1C)的一些实施例 的截面图。
[0026] 图3示出了集成电路（1C)的存储器单元区域的一些实施例的截面图。
[0027] 图4示出了集成电路（1C)的存储器单元区域的一些实施例的顶视图。
[0028] 图5示出了沿着线B-B'截取的集成电路（1C)的存储器单元区域的一些其他实施 例的截面图。
[0029] 图6示出了形成具有设置在边界区域处的多个介电体的集成电路（1C)的方法的 一些实施例的流程图。
[0030] 图7至图17B示出了一些实施例的截面图，一些实施例的截面图示出了形成具有 设置在边界区域处的多个介电体的集成电路（1C)的方法。
【具体实施方式】
[0031] 以下公开内容提供了多种不同实施例或实例，用于实现所提供主题的不同特征。 以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本 发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部 件直接接触的实施例，也可以包括附加部件形成在第一部件和第二部件之间，使得第一部 件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或 字符。这种重复是为