半导体结构的形成方法
【技术领域】
[0001]本发明涉及半导体制作领域技术，特别涉及一种半导体结构的形成方法。
【背景技术】
[0002]随着超大规模集成电路工艺技术的不断进步，半导体器件的特征尺寸不断缩小，芯片面积持续增大，互连结构的延迟时间已经可以与器件门延迟时间相比较。人们面临着如何克服由于连接长度的急速增长而带来的RC(R指电阻，C指电容)延迟显著增加的问题。特别是由于金属布线线间电容的影响日益严重，造成器件性能大幅度下降，已经成为半导体工业进一步发展的关键制约因素。为了减小互连造成的RC延迟，现已采用了多种措施。
[0003]互连结构之间的寄生电容和互连电阻造成了信号的传输延迟。由于铜具有较低的电阻率，优越的抗电迀移特性和高的可靠性，能够降低金属的互连电阻，进而减小总的互连延迟效应，现已由常规的铝互连改变为低电阻的铜互连。同时降低互连之间的电容同样可以减小延迟，而寄生电容C正比于电路层绝缘介质的相对介电常数k，因此使用低k材料或超低k材料作为不同电路层的绝缘介质代替传统的S12介质已成为满足高速芯片的发展的需要。
[0004]然而，现有技术形成的包括有互连结构的半导体结构性能仍有待提高。
【发明内容】
[0005]本发明解决的问题是提供一种半导体结构的形成方法，避免形成有机分布层，从而避免介质层暴露在去除有机分布层的工艺环境中，防止介质层受到损伤，使得介质层保持良好的性能，进而提高半导体结构的电学性能。
[0006]为解决上述问题，本发明提供一种半导体结构的形成方法，包括:提供基底、位于基底表面的介质层以及位于介质层表面的钝化层；刻蚀所述钝化层以及介质层，形成贯穿介质层且暴露出基底表面的通孔；形成填充满所述通孔的第一导电层，所述第一导电层与钝化层顶部齐平；在所述钝化层表面形成具有开口的图形层，所述开口至少位于第一导电层的上方，且所述开口尺寸大于通孔尺寸；以所述图形层为掩膜，沿开口刻蚀部分厚度的介质层，在所述介质层内形成沟槽；形成填充满所述沟槽的第二导电层，所述第二导电层与第一导电层电连接；去除高于介质层表面的第二导电层、图形层以及钝化层，直至第二导电层与介质层顶部齐平。
[0007]可选的，在刻蚀所述介质层形成沟槽的过程中，部分厚度的第一导电层被刻蚀去除；形成的第二导电层覆盖于刻蚀后的第一导电层表面。
[0008]可选的，所述第一导电层被刻蚀的厚度大于、小于或等于介质层被刻蚀的厚度。
[0009]可选的，形成所述第一导电层的工艺步骤包括:形成填充满所述通孔的第一导电膜，所述第一导电膜还覆盖于钝化层表面；去除高于钝化层表面的第一导电膜，形成填充满通孔且与钝化层顶部齐平的第一导电层。
[0010]可选的，所述第一导电层的材料为碳纳米管。[0011 ] 可选的，在形成所述第一导电层之前，在通孔底部形成金属催化剂层。
[0012]可选的，所述图形层为硬掩膜层，所述开口暴露出第一导电层表面以及部分钝化层表面。
[0013]可选的，所述图形层的材料为氮化硅、氮氧化硅、氮化钛或氮化钽中的一种或几种。
[0014]可选的，所述图形层包括:位于钝化层表面的第一硬掩膜层、以及位于第一硬掩膜层表面的第二硬掩膜层，其中，第一硬掩膜层的材料为氮化钽，第二硬掩膜层的材料为氮化钛。
[0015]可选的，形成所述图形层的工艺步骤包括:形成覆盖于钝化层表面以及第一导电层表面的初始图形层；在所述初始图形层层表面形成第二光刻胶层；以所述第二光刻胶层为掩膜，刻蚀所述初始图形层，形成具有开口的图形层。
[0016]可选的，在形成所述第二光刻胶层之前，还包括步骤:形成覆盖于钝化层表面以及第一导电层表面的第二底部抗反射涂层。
[0017]可选的，在所述钝化层表面形成具有凹槽的掩膜层；然后以所述掩膜层为掩膜，沿凹槽刻蚀所述钝化层以及介质层，形成所述通孔；去除所述掩膜层。
[0018]可选的，在刻蚀形成所述通孔的同时，刻蚀去除所述掩膜层。
[0019]可选的，所述掩膜层包括具有凹槽的第一光刻胶层。
[0020]可选的，所述掩膜层还包括覆盖于钝化层表面的第一底部抗反射涂层，所述第一光刻胶层位于第一底部抗反射涂层表面。
[0021]可选的，所述掩膜层的材料为氮化硅、氮氧化硅、氮化钛或氮化钽中的一种或几种。
[0022]可选的，所述第二导电层包括:位于沟槽侧壁表面的阻挡层、以及位于阻挡层表面的金属体层。
[0023]可选的，所述阻挡层的材料为T1、Ta、W、TiN, TaN, TiSiN, TaSiN, WN或WC ;所述金属体层的材料为Cu。
[0024]可选的，所述介质层的材料为低k介质材料或超低k介质材料。
[0025]可选的，所述钝化层的材料为氧化硅或含碳氧化硅。
[0026]与现有技术相比，本发明的技术方案具有以下优点:
[0027]本发明提供的技术方案中，形成贯穿介质层且暴露出基底表面的通孔之后，形成填充满通孔的第一导电层，所述第一导电层与钝化层顶部齐平；然后在钝化层表面形成具有开口的图形层，所述开口至少位于第一导电层上方，且开口尺寸大于通孔尺寸；以图形层为掩膜，刻蚀介质层形成沟槽；然后形成填充满沟槽的第二导电层，所述第二导电层与第一导电层电连接；去除高于介质层表面的第二导电层、图形层以及钝化层，直至第二导电层与介质层顶部齐平。由于第一导电层与钝化层顶部齐平，位于图形层下方的界面高度一致，因此无需额外在第一导电层与钝化层的顶部和图形层之间形成有机分布层，从而避免了去除有机分布层的工艺对介质层造成损伤，使得在形成第一导电层和第二导电层之后介质层仍具有较好性能，从而提高半导体结构的电学性能，例如，半导体结构的可靠性提高、RC延迟效应减小。
[0028]进一步，刻蚀介质层形成凹槽的过程中，部分厚度的第一导电层被刻蚀去除，从而增加形成第二导电层的工艺窗口，提高位于凹槽内的第二导电层的填充效果，进一步提高半导体结构的电学性能。
[0029]进一步，所述第一导电层的材料为碳纳米管，使得第一导电层的具有高强度、良好的传热性能以及良好的导电性能；并且，由于第一导电层中的离子不易扩散至介质层中，因此无需在第一导电层和介质层之间形成阻挡层，能够降低半导体结构的电阻，从而进一步减小半导体结构的RC延迟效应。
[0030]进一步，在刻蚀所述通孔的同时，刻蚀去除掩膜层，避免额外的去除掩膜层的工艺对介质层造成损伤，从而进一步提高半导体结构的电学性能。
[0031]更进一步，图形层包括:位于钝化层表面的第一硬掩膜层、以及位于第一硬掩膜层表面的第二硬掩膜层，其中，第一硬掩膜层的材料为氮化钽，第二硬掩膜层的材料为氮化钛，使得刻蚀介质层形成沟槽的刻蚀工艺具有很高的刻蚀选择比，能够很好的控制形成的沟槽的形貌和尺寸。
【附图说明】
[0032]图1至图4为本发明一实施例提供的半导体结构形成过程的剖面结构示意图；
[0033]图5至图14为本发明另一实施例提供的半导体结构形成过程的剖面结构示意图。
【具体实施方式】
[0034]由【背景技术】可知，现有技术形成的半导体结构的电学性能差。
[0035]在一个具体实施例中，采用先形成通孔后形成沟槽(via first trench last)的方法形成半导体结构时包括以下步骤:
[0036]请参考图1，提供基底100、位于基底100表面的刻蚀停止层101、位于刻蚀停止层101表面的介质层102、位于介质层102表面的钝化层103、以及位于钝化层103表面的具有凹槽105的硬掩膜层104，所述凹槽105定义出后续形成的沟槽的位置和尺寸。
[0037]为了降低半导体结构的RC延迟效应，所述介质层102的材料为低k介质材料或超低k介质材料。
[0038]请参考图2，形成覆盖于所述硬掩膜层104表面以及钝化层103表面的有机分布层106(0DL，Organic Distribut1n Layer)、位于有机分布层106表面的底部抗反射涂层107、以及位于底部抗反射图层107表面的图形化的光刻胶层108，所述图形化的光刻胶层108定义出后续形成通孔的位置和尺寸。
[0039]由于硬掩膜层10