4内具有暴露出钝化层103表面的凹槽105，若直接在硬掩膜层104表面以及钝化层103表面形成底部抗反射涂层107，那么相应的，位于凹槽上方的底部抗反射涂层107的顶部为第一顶部，位于硬掩膜层104上方的底部抗反射涂层107的顶部为第二顶部，第一顶部的位置也将低于第二顶部的位置；当在所述底部抗反射涂层107表面形成图形化的光刻胶层108时，光刻工艺中的曝光工艺将受到不良影响，造成形成的图形化的光刻胶层108的形貌差。同样的，若直接在硬掩膜层104表面以及钝化层103表面形成图形化的光刻胶层108时，也会造成图形化的光刻胶层108的形貌差。
[0040]因此，在形成底部抗反射涂层107之前，形成所述有机分布层106，所述有机分布层106具有填孔的特性，能够形成顶部高度一致的有机分布层106，从而有利于形成形貌好的图形化的光刻胶层108。
[0041]请参考图3，以所述图形化的光刻胶层108为掩膜，刻蚀所述底部有机抗反射涂层107、有机分布层106、钝化层103以及部分厚度的介质层102，在所述介质层102内形成初始通孔110，在所述刻蚀工艺过程中图形化的光刻胶层108、底部抗反射涂层107被消耗；去除所述有机分布层106。
[0042]所述刻蚀工艺也可能会消耗部分厚度的有机分布层106，然而当初始通孔110形成后，硬掩膜层104和钝化层103表面仍有部分厚度的有机分布层106。
[0043]通常采用干法刻蚀、灰化或湿法刻蚀工艺去除所述有机分布层106。然而，由于介质层102的材料为低k材料或超低k材料，所述介质层102通常具有多孔疏松的结构且含有较多含量的甲基基团；并且，有机分布层106的材料通常为有机聚合物材料，导致去除有机分布层106的工艺容易对介质层102造成损伤，影响半导体结构的电学性能，例如半导体结构的可靠性变差，延迟效应变得更显著。
[0044]请参考图4，以所述硬掩膜层104为掩膜，继续刻蚀介质层102，直至暴露出基底100表面，形成通孔以及与通孔相互贯穿沟槽。
[0045]采用先形成沟槽后形成通孔(trench first via last)工艺时，上述去除ODL层对介质层造成损伤的问题同样存在。
[0046]由上述分析可知，若能够在刻蚀介质层的同时，完全刻蚀去除图形化的光刻胶层以及底部抗反射涂层，并且，避免介质层暴露在去除ODL层的工艺中，那么则可以有效地避免介质层受到损失，提高形成的半导体结构的电学性能。
[0047]经研究发现，若在形成图形化的光刻胶层之前，待形成图形化的光刻胶层的界面顶部高度一致，那么则无需形成ODL层，从而能够避免介质层暴露在去除ODL层的工艺中。
[0048]为此，本发明提供一种半导体结构的形成方法，形成贯穿介质层且暴露出基底表面的通孔；然后，形成填充满所述通孔的第一导电层，且第一导电层与钝化层顶部齐平，因此第一导电层与钝化层表面不会对均匀曝光产生不良影响，为此不需要额外形成顶部高度一致的有机分布层，从而避免了去除有机分布层的工艺对介质层造成的损伤；在钝化层表面形成具有开口的图形层，以具有开口的图形层为掩膜刻蚀介质层，在所述介质层内形成沟槽；最后，形成填充满沟槽的第二导电层，所述第二导电层与第一导电层电连接。本发明避免形成有机分布层，从而避免了去除有机分布层的工艺对介质层造成的损伤，使得介质层保持良好的性能，优化半导体结构的电学性能，半导体结构的可靠性提高、RC延迟效应问题得到抑制。
[0049]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0050]图5至图14为本发明另一实施例提供的半导体结构形成过程的剖面结构示意图。
[0051]请参考图5，提供基底200 ;在所述基底200表面形成介质层202 ;在所述介质层202表面形成钝化层203。
[0052]所述基底200的材料为单晶硅、多晶硅、非晶硅中的一种，所述基底200的材料也可以为娃锗化合物或绝缘体上娃(S0I，Silicon On Insulator)，所述基底200的材料还可以为锗、锗化硅或砷化镓。本实施例中所述基底200的材料为硅。
[0053]所述基底200内可以形成底层金属层，所述底层金属层与后续形成的第一导电层以及第二导电层电连接。所述基底200内还可以形成有半导体器件，例如，NMOS晶体管、PMOS晶体管、CMOS晶体管、电阻器、电容器或电感器等。
[0054]本实施例中，在所述基底200和介质层202之间还形成有刻蚀停止层201。
[0055]所述刻蚀停止层201的作用为:一方面，后续在形成介质层202后，刻蚀工艺对刻蚀停止层201的刻蚀速率远小于对介质层202的刻蚀速率，起到刻蚀停止作用，避免对基底200造成过刻蚀；另一方面，所述刻蚀停止层201还起到防止底层金属层内的金属离子扩散至介质层202的作用。
[0056]所述刻蚀停止层201的材料为氮化娃、掺碳氮化娃(NDC，Nitride Doped Carbon)、掺碳氮氧化硅中的一种或几种。为了尽量减小半导体结构的相对介电常数，降低半导体结构的RC延迟，采用具有较小相对介电常数的材料作为刻蚀停止层201的材料。
[0057]本实施例中，所述刻蚀停止层201的材料为掺碳氮化硅，刻蚀停止层201的厚度为100埃至500埃。
[0058]所述介质层202的材料为二氧化娃、低k介质材料(低k介质材料指，相对介电常数大于等于2.5、小于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.5的介质材料)。采用低k介质材料或超低k介质材料作为介质层202的材料，可以有效的降低半导体结构的RC延迟。
[0059]所述低k介质材料包括SiCOH、FSG (掺氟的二氧化硅)、BSG (掺硼的二氧化硅)、PSG (掺磷的二氧化硅)或BPSG (掺硼磷的二氧化硅)。
[0060]所述超低k介质材料包括S1H、聚甲基倍半硅氧烷多孔介质材料(MSQ，(CH3Si03/2)n)、氢基倍半硅氧烷多孔介质材料(HSQ，(HSi03/2)n)、黑金刚石(BD，BlackDiamond)。
[0061]本实施例中，所述介质层202的材料为超低k介质材料，所述超低k介质材料为黑金刚石，采用化学气相沉积工艺或旋转涂覆工艺形成所述介质层202。
[0062]所述钝化层203作为介质层202和后续形成的掩膜层之间的过渡层，防止由于介质层202和掩膜层材料之间晶格常数相差较大而造成介质层202变形，同时还起到保护介质层202的作用；所述钝化层203的材料为氧化硅或含碳氧化硅。
[0063]本实施例中，采用正硅酸乙酯(TE0S，Si (OC2H5)4)作为反应材料形成钝化层203，所述钝化层203的厚度为50埃至100埃。
[0064]请参考图6，在钝化层203表面形成具有凹槽206的掩膜层。
[0065]在本实施例中，掩膜层包括:覆盖于钝化层203表面第一底部抗反射涂层204 (BARC, Bottom Ant1-Reflective Coating)、以及位于第一底部抗反射涂层204表面具有凹槽206的第一光刻胶层205，凹槽206暴露出第一底部抗反射涂层204表面。
[0066]所述凹槽206的位置和宽度尺寸定义出后续形成的通孔的位置和宽度尺寸。由于钝化层203顶部表面高度一致，因此无需在钝化层203和第一底部抗反射涂层204之间形成有机分布层，从而避免了后续去除有机分布层的工艺步骤，防止介质层202暴露在去除有机分布层的环境中。
[0067]通过在第一底部抗反射涂层204表面涂覆光刻胶膜、曝光工艺以及显影工艺，以形成具有凹槽206的第一光刻胶层205。由于在光刻胶膜底部形成了第一底部抗反射涂层204，使得光刻胶膜曝光均匀，从而提高形成的第一光刻胶层205的形貌以及位置精确度。
[0068]所述第一底部抗反射涂层204的材料为无机抗反射材料或有机抗反射材料。本实施例中，所述第一底部抗反射涂层204的材料为含娃的有机抗反射材料(S1-Barc)。
[0069]在其他实施例中，所述掩膜层可以仅包括具有凹槽的第一光刻胶层，凹槽暴露出钝化层表面；所述掩膜层还可以为:第一底部抗反射涂层、位于第一