半导体结构的形成方法
【技术领域】
[0001]本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
【背景技术】
[0002]在半导体制造工艺中，后段工艺(BEOL，Back-End Of Line)用于在形成各类器件结构之后，形成实现器件结构之间电互连的金属互连结构。所述金属互连结构包括导电插塞以及位于导电插塞顶部的电互连线。其中，导电插塞常用于在上下两层导电层之间进行电互连，所述电互连线用于与半导体器件共同构成电路结构。
[0003]图1和图2是一种金属互连结构的结构示意图，图2是图1的俯视结构示意图，图1是图2沿AA’方向的剖面结构示意图，包括:衬底100 ;位于衬底100表面的介质层101 ;位于所述介质层101内的导电插塞102 ;位于所述导电插塞102顶部表面和介质层101表面的互连线103。
[0004]然而，随着半导体技术的不断进步，半导体工艺节点的缩小、集成度的提高已成为发展趋势，半导体器件的特征尺寸(⑶，Critical Dimens1n)不断缩小，而且器件密度不断提高，使得形成金属互连结构的工艺也受到了挑战，容易导致所述导电插塞与互连线之间的接触不良，导致所形成的集成电路可靠性下降。
【发明内容】
[0005]本发明解决的问题是提供一种半导体结构的形成方法，所形成的半导体结构电性能稳定、可靠性提尚。
[0006]为解决上述问题，本发明提供一种半导体结构的形成方法，包括:提供衬底；在所述衬底表面形成第一介质层；在第一介质层的部分表面形成阻挡层；在所述第一介质层和阻挡层表面形成第二介质层；刻蚀所述第二介质层直至暴露出部分阻挡层表面，在第二介质层内形成延伸开口 ；刻蚀所述延伸开口底部暴露出的第二介质层和第一介质层，直至暴露出衬底表面为止，在所述第一介质层内形成第一通孔；在所述第一通孔和延伸开口内形成第一导电插塞；在所述第一导电插塞和第二介质层表面形成第一导电层。
[0007]可选的，所述阻挡层的材料与所述第一介质层或所述第二介质层的材料不同。
[0008]可选的，所述阻挡层的材料为氮化硅、金属或金属氧化物。
[0009]可选的，所述阻挡层的形成步骤包括:在所述第一介质层表面形成阻挡膜；在所述阻挡膜表面形成第一图形化层，所述第一图形化层暴露出部分阻挡膜表面；以所述第一图形化层为掩膜，刻蚀所述阻挡膜直至暴露出第一介质层表面为止，形成所述阻挡层。
[0010]可选的，刻蚀所述阻挡膜的工艺为干法刻蚀工艺或湿法刻蚀工艺。
[0011]可选的，在所述第一介质层和第二介质层内形成第二通孔；在所述第二通孔内形成第二导电插塞；在所述第二导电插塞和第二介质层表面形成第二导电层。
[0012]可选的，所述第一导电层投影于第二介质层表面的图形为第一条形；所述第二导电层投影于第二介质层表面的图形为第二条形，所述第一条形的宽度大于第二条形的宽度。
[0013]可选的，还包括:在形成所述第一导电层和第二导电层之前，在所述第一导电插塞、第二导电插塞和第二介质层表面形成第三介质层；所述第一导电层和第二导电层形成于所述第三介质层内。
[0014]可选的，所述第三介质层、第一导电层和第二导电层的形成工艺包括:在所述第一导电插塞、第二导电插塞和第一介质层表面形成第三介质膜；刻蚀所述第三介质膜直至暴露出第一导电插塞和第二导电插塞的顶部表面为止，形成第三介质层，且所述第三介质层内具有暴露出所述第一导电插塞顶部的第一沟槽、以及暴露出所述第二导电插塞顶部的第二沟槽；在所述第一沟槽内形成第一导电层；在所述第二沟槽内形成第二导电层。
[0015]可选的，所述第一沟槽和第二沟槽的侧壁相对于衬底表面倾斜，所述第一沟槽的底部尺寸大于顶部尺寸，所述第二沟槽的底部尺寸大于顶部尺寸，所述第一沟槽侧壁与第二介质层表面的锐角夹角、小于所述第二沟槽侧壁与第二介质层表面的锐角夹角。
[0016]可选的，所述第一沟槽的底部暴露出部分第一导电插塞的顶部表面。
[0017]可选的，所述第一导电层和第二导电层的形成步骤包括:在所述第三介质层表面以及所述第一沟槽和第二沟槽内形成填充满所述第一沟槽和第二沟槽的导电膜；平坦化所述导电膜直至暴露出第三介质层表面为止，在第一沟槽内形成第一导电层，在第二沟槽内形成第二导电层。
[0018]可选的，所述延伸开口和第一通孔的形成步骤包括:在所述第二介质层表面形成第二图形化层，所述第二图形化层暴露出部分第二介质层表面；以所述第二图形化层为掩膜，刻蚀所述第二介质层直至暴露出部分阻挡层为止，形成所述延伸开口 ；以所述暴露出的部分阻挡层和第二图形化层为掩膜，刻蚀暴露出的第二介质层和第一介质层，直至暴露出衬底表面为止，形成所述第一通孔。
[0019]可选的，所述衬底内具有隔离结构，相邻隔离结构之间的衬底形成有源区。
[0020]可选的，所述第一导电插塞位于所述有源区表面；所述延伸开口投影于衬底表面的图形部分位于所述隔离结构表面。
[0021]可选的，还包括:在形成所述第一介质层之前，在所述衬底表面形成半导体器件；在所述半导体器件表面形成停止层；在所述停止层表面形成所述第一介质层，所述停止层的材料与第一介质层的材料不同。
[0022]可选的，所述阻挡层的材料与所述停止层的材料相同。
[0023]可选的，所述第一介质层的表面高于或齐平于所述半导体器件的顶部表面。
[0024]可选的，所述第一介质层的厚度为10埃?500埃。
[0025]可选的，所述衬底表面还具有电接触层，所述第一通孔底部暴露出所述电接触层表面；所述电接触层采用金属硅化工艺形成。
[0026]与现有技术相比，本发明的技术方案具有以下优点:
[0027]本发明的形成方法中，在形成第一介质层之后，在所述第一介质层的部分表面形成阻挡层，在所述第一介质层和阻挡层表面形成第二介质层。通过刻蚀所述第二介质层直至暴露出部分阻挡层和部分第一介质层，能够形成延伸开口，通过刻蚀所述延伸开口底部暴露出的第二介质层和第一介质层，能够形成第一通孔，因此，所形成的第一通孔的顶部尺寸小于所述延伸开口投影于第一介质层表面的尺寸。由于所述第一通孔和延伸开口共同用于形成第一导电插塞，且所述延伸开口位于所述第一通孔顶部，因此，所形成的第一导电插塞的顶部尺寸大于底部尺寸。当后续在所述第二介质层表面和第一导电插塞顶部表面形成第一导电层之后，所述第一导电层与所述第一导电插塞顶部的接触面积较大，有利于减小所述第一导电层与第一导电插塞之间的接触电阻，使所述第一导电层与第一导电插塞之间的电连接性能更为稳定。因此，所形成的半导体结构的可靠性提高。
[0028]进一步，所述衬底内具有隔离结构，相邻隔离结构之间的衬底形成有源区；所述第一导电插塞位于所述有源区表面；所述延伸开口投影于衬底表面的图形部分位于所述隔离结构内。由于所述延伸开口的尺寸大于所述第一通孔的尺寸，因此，即使所述延伸开口投影于衬底200表面的图形部分位于所述隔离结构表面，也能够保证所述第一通孔底部不会暴露出所述隔离结构表面，因此所述第一导电插塞的底部仅位于衬底的有源区表面，从而能够在增大第一导电层和第一导电插塞顶部接触面积的同时，避免在刻蚀形成第一通孔的过程中暴露出所述隔离结构，避免了对所述隔离结构造成所述，保证了所述隔离结构的隔离效果稳定。
[0029]进一步，所述第一导电层和第二导电层形成于第三介质层内，所述第三介质层内具有用于形成第一导电层的第一沟槽、以及用于形成对第二导电层的第二沟槽，且所述第一沟槽顶部宽度大于第二沟槽顶部宽度。由于所述延伸开口投影于第一介质层表面的图形尺寸大于所述第一导电插塞的顶部尺寸，即使所述第一导电层和第二导电层之间的距离较近，且所述距离无法继续缩小，也能够保证所述第一导电层与第一导电插塞顶部表面之间具有足够大的接触面积，以此避免了因所述第一导电层相对于第一导电插塞位置偏移而引起的电连接性能不稳定、甚至断路的问题。所述第一导电层和第一导电插塞之间的电连接f生會κ?是1?。
【附图说明】
[0030]图1和图2是一种金属互连结构的结构示意图；
[0031]图3至图6是本发明实施例的一种金属互连结构形成过程的剖面结构示意图；
[0032]图7至图15是本发明实施例的半导体结构的形成过程的剖面结构示意图。
【具体实施方式】
[0033]如【背景技术】所述，随着半导体器件的特征尺寸不断缩小、器件密度提高，使金属互连结构的可靠性下降。
[0034]经过研究发现，请继续参考图1和图2，所述导电插塞102包括第一插塞121和第二插塞122 ;所述互连线103包括位于第一插塞顶121部表面的第一互连线131、以及位于第二插塞122顶部表面的第二互连线132。
[0035]其中，所述第二互连线132用于构成电源电路，因此，所述第二互连线132的宽度大于第一互连线131的宽度，从而导致相邻第二互连线132与第一互连线131之间的距离较小，由于受到工艺精确度的限制，容易导致所述第二互连线132与第二插塞122的位置发生偏差，使得所述第二互连线132仅与部分第二插塞122相接触，甚至会导致所述第二插塞122顶部与第二互连线132完全不接触。
[0036]图3至图6是形成如图1和图2所示的金属互连结构的过程的剖面结构示意图。
[0037]请参