考图3，提供衬底100，所述衬底100表面具有第一介质层101，所述第一介质层101内具有第一插塞121和第二插塞122 ;在所述第一介质层101、第一插塞121和第二插塞122表面形成第二介质层104。
[0038]请参考图4，在所述第二介质层104表面形成图形化的光刻胶层107，所述图形化的光刻胶层105暴露出与第一插塞121和第二插塞122位置对应的部分第二介质层104表面。
[0039]请参考图5，以所述图形化的光刻胶层107为掩膜，刻蚀所述第二介质层104，直至暴露出第一插塞121和第二插塞122的顶部表面为止，在第二介质层104内形成暴露出第一插塞121的第一沟槽105、以及暴露出第二插塞122的第二沟槽106。
[0040]请参考图6，在所述第一沟槽105(如图5所示)内形成第一互连线131，在所述第二沟槽106内形成第二互连线132 (如图5所示)。
[0041]首先，由于所述第一沟槽105用于形成第一互连线131，而第一互连线131的宽度小于第二互连线132的宽度，因此所述第一互连线131的宽度尺寸需要严格控制，以保证所述第一互连线131的阻值符合设计标准，使所述第一互连线131的电性能更为稳定，因此，所述第一沟槽105的侧壁形貌需要严格控制。然而，由于所述第二沟槽106和第一沟槽105同时以各向异性的干法刻蚀工艺刻蚀形成，且所述第二沟槽106和第一沟槽105均为底部尺寸小于顶部尺寸的结构，当需要严格控制所述第一沟槽105侧壁相对于第二介质层104表面的倾斜角度时，则无法对所述第二沟槽106的侧壁与第二介质层105表面的倾斜角度进行严格控制，容易导致所述第二沟槽106侧壁与第二介质层104表面的倾斜角A大于预设角B，则所形成的第二沟槽106底部容易与所述第二插塞122的顶部之间发生偏移，甚至容易使所述第二沟槽106无法暴露出第二插塞122顶部，从而致使所形成的第二互连线132与第二插塞122之间的电连接性能下降。
[0042]其次，由于所述第二互连线132的宽度较大，导致所述第一沟槽105和第二沟槽106之间的距离较小，然而，由于所述第一沟槽105和第二沟槽106以所述图形化的光刻胶层107为掩膜刻蚀形成，因此受到光刻工艺精确度的限制，所述第二沟槽106和第一沟槽105之间的距离具有最小的极值，因此，无法使所述第二沟槽106和第一沟槽105之间的距离进一步缩小，从而，无法通过缩小第二沟槽106和第一沟槽105之间的距离来减小所述第二互连线132与第二插塞105之间的偏移距离，因此，所述第二互连线132与第二插塞122之间的电连接性能较差。
[0043]为了解决上述问题，本发明提供一种半导体结构的形成方法。其中，在形成第一介质层之后，在所述第一介质层的部分表面形成阻挡层，在所述第一介质层和阻挡层表面形成第二介质层。通过刻蚀所述第二介质层直至暴露出部分阻挡层和部分第一介质层，能够形成延伸开口，通过刻蚀所述延伸开口底部暴露出的第二介质层和第一介质层，能够形成第一通孔，因此，所形成的第一通孔的顶部尺寸小于所述延伸开口投影于第一介质层表面的尺寸。由于所述第一通孔和延伸开口共同用于形成第一导电插塞，且所述延伸开口位于所述第一通孔顶部，因此，所形成的第一导电插塞的顶部尺寸大于底部尺寸。当后续在所述第二介质层表面和第一导电插塞顶部表面形成第一导电层之后，所述第一导电层与所述第一导电插塞顶部的接触面积较大，有利于减小所述第一导电层与第一导电插塞之间的接触电阻，使所述第一导电层与第一导电插塞之间的电连接性能更为稳定。因此，所形成的半导体结构的可靠性提高。
[0044]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0045]图7至图15是本发明实施例的半导体结构的形成过程的剖面结构示意图。
[0046]请参考图7，提供衬底200。
[0047]本实施例中，所述衬底200内具有隔离结构211，相邻隔离结构211之间的衬底形成有源区。
[0048]所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或II1-V族化合物衬底，例如氮化镓或砷化镓等。
[0049]本实施例中，所述衬底200内还形成有隔离结构211，位于相邻隔离结构211之间的衬底200形成有源区，所述有源区表面用于形成半导体器件202，所述隔离结构211用于对相邻有源区进行隔离。所述隔离结构211的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅中的一种或多种。本实施例中，所述隔离结构211为浅沟槽隔离结构(Shallow TrenchIsolat1n,简称 STI)。
[0050]所述有源区的衬底200表面形成有半导体器件202，后续形成的第一介质层用于保护并电隔离所述半导体器件202。所述半导体器件202包括CMOS器件，所述CMOS器件包括晶体管、存储器、电容器或电阻器等。
[0051]在本实施例中，所述半导体器件202为晶体管的栅极结构，所述栅极结构包括??位于衬底200表面的栅介质层、位于栅介质层表面的栅极层、以及位于栅极层和栅介质层侧壁表面的侧墙。
[0052]在一实施例中，所述栅介质层的材料为氧化硅，所述栅极层的材料为多晶硅，所述栅介质层和栅极层即用于构成晶体管。在另一实施例中，所形成的晶体管为高K金属栅结构晶体管，所述晶体管的形成工艺为后栅工艺(gatelast)，则所述栅极结构为伪栅极结构，当后续形成第一介质层之后，去除所述栅介质层和栅极层，并以高K栅介质层和金属栅替代。
[0053]在本实施例中，所述半导体器件202两侧的衬底200有源区内还形成有源漏区，后续形成的第一导电插塞和第二导电插塞与所述源漏区电连接，用于对所述源漏区施加偏压。为了降低所述第一导电插塞和第二导电插塞与所述源漏区之间的接触电阻，本实施例中，在形成所述半导体器件202之后，在所述源漏区表面形成电接触层210，所述电接触层210的材料为金属娃化材料，所述金属娃化物材料包括镍娃、钴娃；所述电接触层210采用金属娃化(silicide)工艺形成。
[0054]所述金属硅化工艺步骤包括:在所述衬底200和半导体器件202表面形成金属层；进行退火工艺，使所述金属层内的金属原子向衬底200内扩散，在所述衬底200表面形成所述电接触层210 ;在所述退火工艺之后，去除剩余的金属层；其中，所述金属层的材料为镍或钴。
[0055]在另一实施例中，还能够在后续形成第一通孔和第二通孔之后，形成第一导电插塞和第二导电插塞之前，采用金属硅化工艺在所述第一通孔和第二通孔底部的衬底200表面形成电接触层210。
[0056]请参考图8，在所述衬底200表面形成第一介质层201。
[0057]所述第一介质层201用于保护并电隔离所述半导体器件202，且后续形成的第一导电插塞和第二导电插塞通过所述第一介质层201与所述半导体器件202电隔离。
[0058]所述第一介质层201的形成步骤包括:在所述衬底200和半导体器件202表面形成第一介质膜；平坦化所述第一介质膜直至暴露出所述半导体器件202的顶部表面为止，形成所述第一介质层201，所述第一介质层202表面高于或齐平于所述半导体器件202的顶部表面。其中，所述第一介质膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述平坦化工艺为化学机械抛光工艺。
[0059]在本实施例中，在形成所述第一介质层201之前，还包括在所述半导体器件202和衬底200表面形成停止层203 ;在所述停止层203表面形成所述第一介质层201，所述停止层203的材料与第一介质层201的材料不同。所述停止层203用于作为所述平坦化第一介质膜工艺的停止层，所述平坦化工艺进行至暴露出所述半导体器件202顶部的停止层203表面为止，因此，所述第一介质层202的表面与所述停止层203表面齐平；此外，所述停止层203还用于在后续形成第一通孔和第二通孔的刻蚀工艺中定义停止位置。
[0060]所述停止层203的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述停止层203的材料为氮化娃、氮氧化娃或无定形碳，本实施例中为氮化娃。
[0061]所述第一介质层201的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料或超低K介质材料中的一种或多种。所述半导体器件202的高度为10埃?500埃，相应的，所述第一介质层201的厚度为10埃?500埃。
[0062]在本实施例中，所述第一介质层201的材料为氧化硅；所述第一介质膜采用化学气相沉积工艺形成，所述化学气相沉积工艺的参数包括:沉积气体包括硅源气体和氧源气体，所述硅源气体为SiH4S者正硅酸乙酯(TEOS)，所述氧源气体为02、03或者H2O,沉积气体的压强为0.1mtorr?lOOmtorr，沉积气体的激发功率为400W?700W，工艺温度为450°C?700。。。
[0063]在另一实施例中，所述第一介质层201的材料还能够为低K介质材料或超低K介质材料，所述低K材料为介电常数为2.5?3.9，所述超低K介质材料的介电常数小于2.5。所述低K介质材料或超低K介质材料有利于减少后续形成的第一导电插塞、第二导电插塞、第一导电层、第二导电层和半导体器件202之间的寄生电容，降低半导体器件的RC(R为电阻，C为电容)延迟。所述低k介质材料包括SiCOH、FS