类型、尺寸、 形状和/或定位可以与图17所示的类型、尺寸、形状和/或定位不同。例如，将逻辑晶体管 器件1706示出为具有垂直于存储器单元区域102中的器件的沟道定位的沟道区域（在源 极区域1708和漏极区域1710之间延伸），然而，应该意识到，可以平行于存储器单元区域 102中的器件的沟道区域定位逻辑晶体管器件1706的沟道区域。
[0072] 应该意识到，虽然在整篇文档参考示例性结构以讨论本文中描述的方法的各方 面，但是，这些方法并不受所呈现的对应结构的限制。而且，认为这些方法（和结构）是相 互独立的，并且不管附图所述的任意具体的方面如何，这些方法（和结构）能够单独存在并 且可以被实践。附加地，可以以任意合适的方式（诸如，使用旋涂、溅射、生长和/或沉积技 术等）来形成本文所述的层。
[0073] 并且，基于阅读和/或理解说明书和附图，本领域的技术人员来可以想到等效的 变化和/或修改。本发明包括这种修改和变化并且通常不旨在以此来对本发明进行限制。 例如，尽管本文提供的附图被示出和描述为具有特定的掺杂类型，但是应该意识到，本领域 的普通技术人员可以意识到可以使用可选的掺杂类型。
[0074] 因此，本发明涉及一种结构和一种用于形成集成电路的方法，该集成电路具有设 置在存储器单元区域的边界区域处的多个介电体。在平坦化导电层以形成存储器件的存储 栅极时，边界区域处形成的多个介电体提供了足够的支撑，并且还防止了对边界区域处的 半导体衬底的损害。
[0075] 在一些实施例中，本发明涉及一种形成集成电路（1C)的方法。该方法包括：在半 导体衬底上方图案化第一掩蔽层，第一掩蔽层包括位于存储器单元区域处的多个第一开口 和位于边界区域处的多个第二开口。该方法还包括在多个第一开口内形成多个第一介电 体；和在多个第二开口内形成多个第二介电体，其中，多个第一介电体和多个第二介电体延 伸至半导体衬底内。该方法还包括：在第一掩蔽层以及多个第一介电体和多个第二介电体 上方形成第二掩蔽层。该方法还包括去除位于存储器单元区域中的第一和第二掩蔽层。该 方法还包括去除存储器单元区域中的第一和第二掩蔽层。该方法还包括形成第一导电层， 该第一导电层具有位于存储器单元区域处的第一部分和位于存储器单元区域外部的第二 部分，第一部分填充多个第一介电体之间的凹槽；第二部分在第二掩蔽层上方延伸。该方法 还包括执行平坦化，以降低第一部分的高度并且去除第一导电层的第二部分。
[0076] 在另一个实施例中，本发明涉及一种形成嵌入式闪速存储器件的集成电路（1C) 的方法。该方法包括：提供半导体衬底，该半导体衬底具有设置在存储器单元区域中的多个 第一介电体；和设置在围绕存储器单元区域的边界区域处的多个第二介电体，其中，第一掩 蔽层设置在相邻的多个第一介电体和多个第二介电体之间的凹槽内的半导体衬底上方。第 一掩蔽层具有与介电体的上表面基本共面的上表面。该方法还包括在第一掩蔽层和介电体 上方形成第二掩蔽层；图案化第一和第二掩蔽层，以从存储器单元区域中去除第一和第二 掩蔽层，并且保持边界区域中的第一和第二掩蔽层；形成具有第一部分和第二部分的第一 导电层，该第一部分填充多个第一介电体之间的暴露的凹槽，并且该第二部分在第一和第 二掩蔽层上方延伸；执行平坦化，以降低第一部分的高度以及去除第一导电层的第二部分； 在第一导电层以及第一和第二掩蔽层上方形成第二介电层和第二导电层；以及执行蚀刻， 以去除存储器单元区域外部的第二导电层、电荷捕获层以及第一和第二掩蔽层的部分，并 且将多个第二介电体的高度降低至半导体衬底的上表面。
[0077] 在又一个实施例中，本发明涉及一种用于嵌入式闪速存储器件的集成电路（1C)， 该1C包括存储器单元区域和边界区域。存储器单元区域设置在半导体衬底上方，并且该存 储器单元区域包括被多个浅沟槽隔离（STI)区域分离的多个闪速存储器单元，多个STI区 域的上表面高于半导体衬底的上表面。边界区域围绕存储器单元区域，并且该边界区域包 括设置在半导体衬底内的多个介电体。多个介电体具有与半导体衬底的平坦的上表面共面 的上表面。
[0078] 上面论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的 各个方面。本领域的技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改 其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域 的技术人员也应该意识到，这种等效造并不背离本发明的精神和范围，并且在不背离本发 明的精神和范围的情况下，可以进行多种变化、更换以及改变。
【主权项】
1. 一种形成集成电路（1C)的方法，所述方法包括： 在半导体衬底上方图案化第一掩蔽层，所述第一掩蔽层包括位于存储器单元区域处的 多个第一开口和位于边界区域处的多个第二开口； 在所述多个第一开口内形成多个第一介电体，并且在所述多个第二开口内形成多个第 二介电体，其中，所述多个第一介电体和所述多个第二介电体延伸至所述半导体衬底内； 在所述第一掩蔽层以及所述多个第一介电体和所述多个第二介电体上方形成第二掩 蔽层； 去除位于所述存储器单元区域处的所述第一掩蔽层和所述第二掩蔽层； 形成第一导电层，所述第一导电层具有所述存储器单元区域处的第一部分和位于所述 存储器单元区域外部的第二部分，所述第一部分填充所述多个第一介电体之间的凹槽，并 且所述第二部分在所述第二掩蔽层上方延伸；以及 实施平坦化，以降低所述第一部分的高度并且去除所述第一导电层的所述第二部分。2. 根据权利要求1所述的方法，还包括：形成控制栅极和浮置栅极，形成所述控制栅极 和所述浮置栅极包括： 在所述第一导电层和所述第二掩蔽层上方形成电荷捕获层和第二导电层；以及 图案化所述第二导电层、所述电荷捕获层以及所述第一掩蔽层和所述第二掩蔽层，以 形成所述控制栅极和所述浮置栅极。3. 根据权利要求1所述的方法，还包括： 将所述多个第二介电体的高度降低至与所述半导体衬底的上表面基本共面的位置处。4. 根据权利要求1所述的方法，还包括： 在所述存储器单元区域处形成的多个闪速存储器单元和通过所述边界区域与所述存 储器单元区域间隔开的逻辑电路，其中，在逻辑电路中形成多个第三介电体，所述逻辑电路 的上表面与所述多个第二介电体和所述半导体衬底的上表面基本共面。5. 根据权利要求4所述的方法，还包括： 在所述多个第二介电体和所述多个第三介电体的外围形成凹槽环，其中，所述凹槽环 导致所述多个第二介电体和所述多个第三介电体的外围被凹进为低于所述多个第二介电 体和所述多个第三介电体的中心。6. 根据权利要求1所述的方法， 其中，所述多个第一介电体延伸至所述半导体衬底内的第一深度，并且所述多个第二 介电体延伸至所述半导体衬底内的第二深度， 其中，所述第二深度大于所述第一深度。7. 根据权利要求1所述的方法，其中，所述多个第二开口的宽度大于所述多个第一开 口的宽度。8. 根据权利要求1所述的方法， 其中，通过化学机械抛光（CMP)工艺来平坦化所述第一导电层；以及 其中，所述平坦化导致所述第一导电层的高度从所述存储器单元区域的中心至边界增 加。9. 一种形成用于嵌入式闪速存储器件的集成电路（1C)的方法，包括： 提供具有设置在存储器单元区域处的多个第一介电体和设置在所述存储器单元区域 周围的边界区域处的多个第二介电体的半导体衬底，其中，第一掩蔽层设置在相邻的多个 第一介电体和多个第二介电体之间的凹槽内的所述半导体衬底上方，其中，所述第一掩蔽 层的上表面与所述介电体的上表面基本共面； 在所述第一掩蔽层和所述介电体上方形成第二掩蔽层； 图案化所述第一掩蔽层和所述第二掩蔽层，以从所述存储器单元区域中去除所述第 一掩蔽层和所述第二掩蔽层，并且保持所述边界区域中的所述第一掩蔽层和所述第二掩蔽 层； 形成第一导电层，所述第一导电层具有第一部分和第二部分，所述第一部分填充所述 多个第一介电体之间的暴露的凹槽，并且所述第二部分在所述第一掩蔽层和所述第二掩蔽 层上方延伸； 实施平坦化，以降低所述第一部分的高度并且去除所述第一导电层的所述第二部分； 在所述第一导电层以及所述第一掩蔽层和所述第二掩蔽层上方形成第二介电层和第 二导电层；以及 实施蚀刻以去除位于所述存储器单元区域外部的所述第二导电层、所述第二介电层以 及所述第一掩蔽层和所述第二掩蔽层的部分，并且将所述多个第二介电体的高度降低至所 述半导体衬底的上表面。10.-种集成电路（1C)，包括： 存储器单元区域，设置在半导体衬底上方，并且所述存储器单元区域包括通过多个浅 沟槽隔离（STI)区域分离的多个闪速存储器单元，所述STI区域的上表面高于所述半导体 衬底的上表面；以及 边界区域，位于所述存储器单元区域周围，所述边界区域包括设置在所述半导体衬底 内的多个介电体，其中，所述多个介电体的上表面与所述半导体衬底的平坦的上表面共面。
【专利摘要】本发明涉及一种形成集成电路的方法。在一些实施例中，通过下列步骤来执行该方法：在衬底上方图案化第一掩蔽层，以在存储器单元区域处具有多个第一开口，并且在边界区域处具有多个第二开口。在多个第一开口内形成多个第一介电体，并且在多个第二开口内形成多个第二介电体。在第一掩蔽层以及多个第一介电体和多个第二介电体上方形成第二掩蔽层。去除位于存储器单元区域处的第一和第二掩蔽层，并且形成第一导电层，以填充多个第一介电体之间的凹槽。平坦化工艺降低了第一导电层的高度，并且去除了边界区域上方的第一导电层。本发明涉及用于防止存储器件的氧化物损害和残留物污染的方法。
【IPC分类】H01L21/8247, H01L27/115
【公开号】CN105720011
【申请号】CN201510324161
【发明人】吴常明, 庄学理, 刘世昌
【申请人】台湾积体电路制造股份有限公司
【公开日】2016年6月29日
【申请日】2015年6月12日
【公告号】US20160181261