电子封装结构及其制法
【技术领域】
[0001]本发明涉及一种封装制程，尤指一种芯片尺寸封装件及其制法。
【背景技术】
[0002]随着电子产品向轻薄短小的发展，电子产品核心组件的半导体封装件也朝小型化(Miniaturizat1n)方向发展。本领域遂发展出一种芯片尺寸封装件(Chip ScalePackage, CSP)，其特征为此种芯片尺寸封装件的大小为等于或大约芯片尺寸的1.2倍。
[0003]半导体封装件除尺寸上小型化外，也须提高集成度以及与电路板等外界装置电性连接用的输入/输出端(I/O Contact)的数量，才能符合电子产品在高性能与高处理速度上的需求。而增加输入/输出端数量的方式，一般是在芯片的作用面上布设尽量多的电极垫，但芯片的作用面上布设的电极垫数量必会受限于作用面的面积及电极垫间的间距(Pitch);而为进一步在有限面积上布设更多数量的输入/输出端，进一步发展出晶圆级芯片尺寸封装件(Wafer Level CSP)。
[0004]晶圆级芯片尺寸封装件为使用一种线路重布层制程(Redistribut1n Layer,RDL)，通过在一包括有多个芯片的晶圆作用面上布设多个导线，并使该导线的一端电性连接至芯片的电极垫，而另一端则形成电性接点供植设焊球，最后进行切单作业，以对该晶圆进行切割形成多个在作表面植设有多个焊球的芯片。
[0005]然而在前述切单作业中，一般是使用钻石割刀对该晶圆作用面进行切割，惟在切割过程中易因应力作用或割刀细微的左右晃动碰撞，造成芯片侧面及作用面发生崩缺问题；同时由于该切割后的芯片侧面及背面裸露于外界，易因取放而发生裂损问题。
[0006]因此，如何克服上述现有技术的问题，实已成为目前业界亟待克服的难题。
【发明内容】
[0007]鉴于上述现有技术的种种缺失，本发明提供一种电子封装结构及其制法，藉以提供保护机制。
[0008]本发明的电子封装结构的制法，包括:提供一基板，该基板包含有多个电子组件与布设于各该电子组件间的间隔部，且该电子组件具有相对的作用面与非作用面，该作用面具有多个电极垫；于对应该电子组件的非作用面的一侧，形成至少一沟槽于各该间隔部中，且该沟槽未贯穿该间隔部；形成封装材于该沟槽中；以及于对应该电子组件的作用面的一侦牝沿该沟槽切割分离各该电子组件，使该电子组件形成有邻接该作用面与非作用面的侧面，且该封装材覆盖该电子组件的侧面。
[0009]前述的制法中，该切割的制程先利用激光切割该间隔部原保留的厚度，再以钻石割刀切割该沟槽内所填充的封装材部分。
[0010]前述的制法中，该切割路径的宽度小于该间隔部的宽度。
[0011]前述的制法中，当形成多个该沟槽于各该间隔部上时，该切割路径位于该些沟槽之间。
[0012]前述的制法中，当形成单一沟槽于各该间隔部上时，该切割路径相对于该沟槽上。
[0013]前述的制法中，该电子封装结构的覆盖该封装材的部分的厚度至少为20微米。
[0014]本发明还提供一种电子封装结构，包括:电子组件，其具有相对的作用面与非作用面、及邻接该作用面与非作用面的侧面，该作用面具有多个电极垫；以及封装材，其覆盖该电子组件的侧面，且该电子封装结构的覆盖该封装材的部分的厚度至少为20微米。
[0015]前述的电子封装结构及其制法中，该电子封装结构的厚度为45至787微米。
[0016]前述的电子封装结构及其制法中，该封装材还形成于该电子组件的非作用面上。
[0017]前述的电子封装结构及其制法中，还包括形成线路重布结构于该电子组件的作用面上且电性连接该些电极垫。
[0018]前述的电子封装结构及其制法中，还包括形成多个导电组件于该电子组件的作用面上且电性连接该些电极垫。
[0019]前述的电子封装结构及其制法中，还包括于分离各该电子组件之后，该电子组件以其作用面结合至一封装基板上。
[0020]因此，本发明的电子封装结构及其制法，主要藉由先于对应该电子组件的非作用面的一侧形成多个沟槽，再于对应该电子组件的作用面的一侧，沿该沟槽切割分离各该电子组件，使该电子组件的侧面及非作用面覆盖有封装材，藉以提供保护机制，避免后续切单制程及取放作业中造成电子组件损伤，进而提升产品的良率。
【附图说明】
[0021]图1A至图1H为本发明的电子封装结构的制法的剖面示意图；其中，图1B’、图1C’、图1D’与图1H’为对应图1B、图1C、图1D与图1H的另一实施方式示意图；以及
[0022]图2A至图2C为本发明的电子封装结构的不同实施例的剖面示意图。
[0023]主要组件符号说明
[0024]2，2’，2”电子封装结构
[0025]10基板
[0026]20电子组件
[0027]20a作用面
[0028]20b非作用面
[0029]20c侧面
[0030]200电极垫
[0031]201钝化层
[0032]202缺口
[0033]21，21’间隔部
[0034]23承载板
[0035]231离型层
[0036]24，24，沟槽
[0037]25,25’封装材
[0038]27线路重布结构
[0039]271线路层
[0040]273保护保护层
[0041]28导电组件
[0042]8封装基板
[0043]80电性接触垫
[0044]B, C，D, d厚度
[0045]S切割路径
[0046]L，L’，w宽度。
【具体实施方式】
[0047]以下藉由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
[0048]须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
[0049]图1A至图1H为本发明的电子封装结构2的制法的剖面示意图。
[0050]如图1A所示，提供一基板10，该基板10包含多个电子组件20与间隔部21，该间隔部21布设于各该电子组件20之间，用以连接各该电子组件20。
[0051]于本实施例中，该电子组件20具有作用面20a与相对该作用面20a的非作用面20b，该作用面20a上具有多个电极垫200，并于该作用面20a与该些电极垫200上形成有一外露该些电极垫200的钝化层201。
[0052]此外，该电子组件20可为主动组件或被动组件，该主动组件例如为半导体芯片，而该被动组件例如为电阻、电容及电感。于本实施例中，该基板10为硅晶圆，且该电子组件20为芯片。
[0053]如图1B所示，结合一承载板23于该钝化层201上。于本实施例中，该钝化层201与该承载板23之间可形成有离型层231，以利于后续剥离该承载板23制程时避免对电子组件20造成损害。
[0054]如图1C所示，进行切割制程，对应该电子组件20的非作用面20b的一侧，以例如钻石割刀对各该间隔部21进行切割以形成沟槽24，其中该沟槽24并未贯穿该间隔部21。
[0055]于本实施例中，移除部分该间隔部21，使该间隔部21的保留厚度d约为20 μπι，以形成该沟槽24，且该沟槽24的宽度L(或该间隔部21的宽度)为10 μπι至3 mm。另外可选择性执行研磨该电子组件20的非作用面20b的薄化制程。
[0056]此外，于另一实施例中，如图1C’所示，于执行切割制程时，可于各该间隔部21上形成多个沟槽24’ ；其中，该沟槽24’与保留的间隔部21’的总和宽度(或该间隔部21的宽度L’)为15 μπι至4 mm。
[0057]如图1D所示，接续图1C的制程，于该沟槽24中与各该电子组件20的非作用面20b上形成一封装材25，以使该封装材25包覆该电子组件20的侧边及非作用面20b。
[0058]于本实施例中，该封装材25填满该沟槽24，使该封装材25环设于该电子组件20的周围，且该封装材25为绝缘