传感面面朝下的状态置入开口或空腔中的示意图；
[0050]图6a_图6b是以封装材料封装图5b所示器件及去除器件中的粘接膜并将之倒置的不意图；
[0051]图7是在图6b所示器件上设置线路的示意图；
[0052]图8是在图7所示器件上设置焊接掩膜和BGA的示意图；
[0053]图9是本实用新型一实施例中一种电容指纹传感器芯片封装结构示意图；
[0054]图10是本实用新型一实施例中一种CIS传感器芯片封装结构示意图；
[0055]附图标记说明:指纹传感器芯片的封装结构100、封装基板110、半导体芯片120、半导体芯片传感面121、半导体芯片传感面123、导电连线130、封装胶体140、基板上表面150、电路板1、第一表面101、第二表面102、开口或空腔之侧壁103、开口或空腔之侧壁104、开口或空腔2、第一空间201、第二空间202、第三空间203、模块对位标识3、模块对位标识连接板4、着陆架(landing pad) 5、封装材料6、第一线路层7、第一线路层表面701、第二线路层8、第二线路层表面801、导电通路9、粘接膜10、传感芯片11、传感面111、I/O焊盘112、重布线12、第三线路层13、导电通路14、焊接掩膜15、BGA 16、保护层17、蓝宝石玻璃18、IR玻璃19、间隙20、L-横向、V-纵向。
【具体实施方式】
[0056]以下结合实施例及附图对本实用新型的技术方案作更为具体的解释说明。
[0057]在本实用新型的一实施例中，一种半导体芯片的包埋式板级封装结构的基本结构可以包括:
[0058]电路板I，特别是PCB电路板；
[0059]第一线路层7和第二线路层8，分别设置于所述电路板I的第一表面101和第二表面102，且所述第一线路层和第二线路层经贯穿所述电路板的导电通路9电连接；
[0060]传感器芯片11，设置于所述电路板上的开口或空腔2内，且所述传感器芯片11与第二线路层8电连接，特别是直接电连接；
[0061]封装材料6，用以覆盖所述电路板I的第一表面101、第一线路层及填充所述开口或空腔中未被所述芯片占据的空间，进一步的，所述封装材料还可延伸至覆盖电路板I的第二表面102 ；
[0062]第三线路层13，设置在封装材料6上，并经贯穿封装材料的导电通路14与第一线路层电连接。
[0063]其中，所述传感器芯片11的传感面111至少自所述第二线路层8表面801露出，特别是，直接暴露于空气中。
[0064]进一步的，还可在所述封装结构中设置保护结构，以掩盖并保护传感器芯片的传感面。
[0065]进一步的，所述保护结构可包括保护层，其至少掩盖所述传感器芯片的传感面。
[0066]进一步的，所述传感器芯片11的I/O焊盘(I/O pad) 112经线路与第二线路层8上的线路(Trace)电连接。更进一步的，所述芯片的I/O pad表面与第二线路层表面801或所述电路板的最低表面处于同一平面。
[0067]进一步的，所述电路板I表面，特别是电路板第一表面101上还设有模块对位标识，用以实现精确的倒装芯片布置和导电线路互连。
[0068]更进一步的，所述第一线路层7含有模块对位标识，用于辅助芯片精准放置。
[0069]更进一步的，所述第一线路层7含有模块对位标识3，用于辅助芯片精准放置，全部标识或部分标识同时成为连接线路和提供导电功能。
[0070]而对于用于容置所述芯片的开口或空腔2，其在竖直方向上的最高表面和最低表面分别为第一线路层表面701和第二线路层表面801，即分别为电路板的最高表面和最低表面。同时，所述开口或空腔2在水平方向上的边界为所述电路板I在第一表面101和第二表102面之间的开口或空腔之侧壁103、104。
[0071]进一步的讲，所述开口或空腔2之空间包括:
[0072]第一空间201，即电路板第一表面101和第二表面102之间的开口或空腔空间，
[0073]第二空间202，即第一空间上方表面到第一线路层表面701 (电路板最高表面)的空间，
[0074]以及，第三空间203，即第一空间下方表面到第二层线路层表面801 (电路板最低表面)的空间。
[0075]更进一步的，所述第一空间201的侧壁为电路板第一表面101和第二表面102之间的电路板连续截面，而所述第二空间和第三空间无侧壁。
[0076]进一步的，所述半导体芯片的包埋式板级封装结构还包括焊接掩膜15，用以连续覆盖所述电路板I的第二表面102以及所述第二、第三线路层8、13和封装材料6，但传感器芯片11的传感面111自覆盖所述电路板第二表面102的焊接掩膜中露出。
[0077]第一线路层7和第二线路层8分别设于所述电路板I的第一、第二表面101、102上，且所述第一线路层表面701和第二线路层表面801分别并对应于所述开口或空腔2的上、下端面，也即是所述电路板的最高表面和最低表面。
[0078]在一更为具体的实施案例中，所述第一线路层还可包含模块对位标识，用以实现精确的芯片布置，该模块对位标识包含与线路连接的对准标记，该线路经由导电途径与第二线路层的线路互联，和/或，模块对位标识是用以实现精确芯片布置的对位标识。
[0079]进一步的，参阅图2，所述模块对位标识可包含模块对位标识3、模块对位标识连接板4、着陆架5等。
[0080]优选的，所述传感器芯片11的传感面111与第二线路表面801，亦即所述开口或空腔的底端面共平面。
[0081]其中，所述第一、第二、第三线路层可优选由Cu等材质形成。
[0082]其中，所述的第三线路层13亦可称为RDL (重布线层)，其与第二线路层上的线路互连。
[0083]进一步的，传感器芯片封装包含RDL和与第一线路层的线路互联的导电途径。
[0084]进一步的，RDL线路与封装积聚层表面连接。
[0085]进一步的，RDL线路与第一线路层上的线路经穿过封装材料的导电途径互联。
[0086]进一步的，封装材料填充于开口或空腔内除被传感器芯片占据的区域之外的其余空间、开口或空腔以上的区域，未被线路和模块对位标识覆盖的区域。
[0087]进一步的，覆盖了第一线路层、开口或空腔以上的区域、未被线路和对准标记覆盖的区域的封装材料是一积聚层。
[0088]进一步的，焊接掩膜层覆盖积聚层及积聚层上的RDL，但预留了 BGA或LGA区域。
[0089]进一步的，焊接掩膜层覆盖第二线路层，连接I/O pad和第二线路层上的线路，未被第二线路层覆盖的电路板区域，但不覆盖芯片传感面。
[0090]进一步的，前述的各导电途径可以是导电盲孔(blind via)或导电PTH(沉铜孔，Plating Through Hole)，但不限于此。
[0091]进一步的，所述半导体芯片的包埋式板级封装结构还包括保护层，其至少连续掩盖所述传感器芯片的传感面，优选的，其至少连续掩盖所述电路板第二表面的焊接掩膜及所述传感器芯片的传感面。
[0092]在一更为具体的实施案例中，所述保护结构进一步包括覆设在所述保护层上的蓝宝石玻璃。
[0093]在另一更为具体的实施案例中，所述保护结构进一步红外玻璃，其至少连续掩盖所述电路板第二表面的焊接掩膜及所述传感器芯片的传感面，并且所述红外玻璃与所述传感器芯片的传感面之间留有间隙，使透过所述红外玻璃的光线能够直接照射到所述传感器芯片的传感面上。
[0094]进一步的，所述半导体芯片的包埋式板级封装结构还包括焊点阵列，其设置在覆盖所述第三线路层和封装材料表面的焊接掩膜开口中并与第三线路层电连接，所述焊点阵列包括 BGA(Ball Grid Array)阵列或 LGA(Land Grid Array)阵列。
[0095]而在本实用新型的一实施例中，一种半导体芯片的包埋式板级封装结构的制作方法可以包括:
[0096](I)提供电路板1，所述电路板的第一表面101和第二表面102分别设置有第一线