路层7和第二线路层8，所述第一线路层7和第二线路层8经贯穿所述电路板的导电通路9电连接，且所述电路板I上设置有能够容置传感器芯片11的开口或空腔2，请参阅图2、图3a-图 3b，图 4a-图 4b ；
[0097](2)在所述电路板I的第二线路层表面801上贴附粘接膜10，并将传感器芯片以倒置形态置入所述开口或空腔2，且使传感器芯片11的传感面111与粘接膜10粘接固定，请参阅图5a及图5b ；
[0098](3)至少在所述电路板I的第一表面101及所述开口或空腔2上施加封装材料6，使电路板I的第一表面101和第一线路层7被封装材料6覆盖，以及使所述开口或空腔2被封装材料6及传感器芯片11完全填充，且填充的封装材料6还可延伸至覆盖电路板的第二表面102，请参阅图6a ；
[0099]在该步骤中，还可对封装材料进行平整化处理。
[0100]其中，封装材料可以是模塑化合物(Molding compound)，环氧树脂，或环氧树脂/填料复合物等，其填充到空腔以及作为一个平坦堆积层而覆盖第一线路层。
[0101](4)，请参阅图6b，去除所述粘接膜10，将器件翻转，并在所述电路板I的第二线路层表面801上设置重布线12，从而将传感器芯片11的I/O pad 112与第二线路层8电连接，以及在所述封装材料6上形成第三线路层13，例如Cu RDL，并使第三线路层13与第一线路层7电连接，请参阅图7;
[0102]其中，与芯片的I/O焊盘112、第二线路8表面的线路联结的前述Cu RDL是通过金属化、上光阻，光刻，蚀刻和去光阻形成。
[0103]进一步的，可通过激光打孔而形成盲孔，然后镀铜形成Cu层，最后上光阻，光刻，蚀刻和去光阻而形成图案及线路。
[0104](5)在步骤(4)所获器件的两侧表面上设置焊接掩膜15，但使传感器芯片11的传感面111自覆盖所述电路板I第二表面102的焊接掩膜中露出，以及在覆盖所述电路板第一表面101的焊接掩膜上设置球栅阵列16或触点阵列，并使所述球栅阵列或触点阵列与第三线路层13电连接，请参阅图8 ；
[0105]其中，焊接掩膜可通过涂布或复合、光刻和退火形成，并覆盖两侧表面除传感器芯片11的传感面111和对应于BGA或LGA的开口之外的区域。
[0106](6)至少在所述传感器芯片11的传感面111上设置具有保护作用的掩盖结构；
[0107]例如，在一实施案例中，请参阅图9，在器件表面设置保护层17，使其至少连续掩盖所述电路板第二表面102的焊接掩膜15及所述传感器芯片11的传感面111，以及在所述保护层上覆设蓝宝石玻璃18或其它类似材料。该封装结构适于电容指纹传感器等的封装。
[0108]又例如，在另一实施案例中，请参阅图10，采用红外玻璃19至少连续掩盖所述电路板第二表面102的焊接掩膜15及所述传感器芯片的传感面111，并且所述红外玻璃与所述传感器芯片的传感面之间留有间隙20，使透过所述红外玻璃的光线能够直接照射到所述传感器芯片的传感面111上。该封装结构适于CIS (CMOS Image Sensor)传感器等的封装。
[0109]利用本实用新型的设计可以大幅降低传感器的封装成本，减小封装体积，以及还可有效提升传感器的性能，例如，大幅提升其灵敏度。
[0110]应当理解，上述实施例仅为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本实用新型的内容并据以实施，并不能以此限制本实用新型的保护范围。凡根据本实用新型精神实质所作的等效变化或修饰，都应涵盖在本实用新型的保护范围之内。
【主权项】
1.一种半导体芯片的包埋式板级封装结构，其特征在于包括: 电路板； 设于所述电路板内的、至少用以容置半导体芯片的开口或空腔， 分别设置于所述电路板的第一表面和第二表面的第一线路层和第二线路层，且所述第一线路层和第二线路层经贯穿所述电路板的导电通路电连接，所述第一线路层表面与第二线路层表面分别对应所述电路板的最高表面和最低表面； 设置于所述开口或空腔内的半导体芯片，所述芯片经第二线路层与第一线路层电连接，且所述芯片的I/o焊盘表面至少自所述第二线路层表面露出，并与所述第二线路层表面或所述电路板的最低表面处于同一平面； 封装材料，至少用以覆盖所述电路板的第一表面、第一线路层及填充所述开口或空腔内未被所述芯片占据的空间。
2.根据权利要求1所述的半导体芯片的包埋式板级封装结构，其特征在于所述电路板的第一表面上还设置有模块对位标识，至少用于辅助所述芯片精准放置。
3.根据权利要求2所述的半导体芯片的包埋式板级封装结构，其特征在于所述第一线路层包含所述模块对位标识。
4.根据权利要求2或3所述的半导体芯片的包埋式板级封装结构，其特征在于部分或全部的所述模块对位标识能够作为连接线路及提供导电功能。
5.根据权利要求1所述的半导体芯片的包埋式板级封装结构，其特征在于所述开口或空腔在竖直方向上的最高表面和最低表面分别为所述电路板的最高表面或所述第一线路层表面和所述电路板的最低表面或所述第二线路层表面，而所述开口或空腔在水平方向上的边界为所述电路板在第一表面和第二表面之间的开口或空腔之侧壁，同时所述开口或空腔包括第一空间、第二空间和第三空间，其中所述第一空间分布在所述电路板的第一表面和第二表面之间，所述第二空间分布在所述电路板的第一表面与所述第一线路层表面之间，所述第三空间分布在所述电路板的第二表面与所述第二线路层表面之间。
6.根据权利要求5所述的半导体芯片的包埋式板级封装结构，其特征在于所述第一空间的侧壁为所述电路板第一表面和第二表面之间的电路板连续截面，而所述第二空间和第三空间无侧壁。
7.根据权利要求1-3、5-6中任一项所述的半导体芯片的包埋式板级封装结构，其特征在于所述半导体芯片为传感器芯片，所述传感器芯片的传感面和I/O焊盘表面与所述第二线路层表面或所述电路板的最低表面共平面。
8.根据权利要求1所述的半导体芯片的包埋式板级封装结构，其特征在于所述封装材料还延伸至覆盖所述电路板的第二表面。
9.根据权利要求1-3、5-6中任一项所述的半导体芯片的包埋式板级封装结构，其特征在于还包括第三线路层，其设置在封装材料上，并经贯穿封装材料的导电通路与第一线路层电连接。
10.根据权利要求9所述的半导体芯片的包埋式板级封装结构，其特征在于还包括焊接掩膜，用以覆盖所述电路板的第二表面以及所述第二、第三线路层和封装材料，但所述芯片的传感面自覆盖所述第二线路层的焊接掩膜中露出。
11.根据权利要求10所述的半导体芯片的包埋式板级封装结构，其特征在于还包括保护层，其至少连续掩盖所述传感器芯片的传感面。
12.根据权利要求10所述的半导体芯片的包埋式板级封装结构，其特征在于还包括焊点阵列，其设置在覆盖所述第三线路层和封装材料表面的焊接掩膜开口中并与所述第三线路层电连接，所述焊点阵列包括球栅阵列或触点阵列。
【专利摘要】本实用新型公开了一种半导体芯片的包埋式板级封装结构，包括：电路板；设于电路板内的、用以容置半导体芯片的开口或空腔；分别设置于电路板的第一、二表面的第一、二线路层，且第一、二线路层经贯穿电路板的导电通路电连接，第一、二线路层表面分别对应电路板的最高、最低表面；设于开口或空腔内的半导体芯片，该芯片经第二线路层与第一线路层电连接，且该芯片的I/O焊盘表面至少自第二线路层表面露出，并与电路板的最低表面处于同一平面；封装材料，用以覆盖电路板的第一表面、第一线路层及填充开口或空腔内未被芯片占据的空间。藉由本实用新型的设计可以大幅降低传感器的封装成本，减小封装体积，以及有效提升传感器的性能。
【IPC分类】G06F3-044, H01L23-498, H01L21-56, H01L23-31, H01L21-60, H01L27-146
【公开号】CN204424252
【申请号】CN201520179649
【发明人】蔡亲佳
【申请人】蔡亲佳
【公开日】2015年6月24日
【申请日】2015年3月27日