一种时钟电路、芯片及电子设备的制作方法

本发明涉及集成电路技术领域，特别是涉及一种时钟电路、芯片及电子设备。

背景技术：

时钟电路作为微处理器芯片中的重要一个模块，其性能优劣对微处理器芯片具有重要意义。

传统时钟电路采用rc时钟电路，rc时钟电路因其结构较为经典，在集成电路中被广泛应用。

发明人在实现本发明的过程中，发现传统时钟电路至少存在以下问题：传统时钟电路受内部电阻、电容精度、电源及温度的限制，导致传统时钟电路无法工作在宽电压的工作范围内。

技术实现要素：

本发明实施例的一个目的旨在提供一种时钟电路、芯片及电子设备，其解决了传统时钟电路无法工作在宽电压的工作范围内的技术问题。

为解决上述技术问题，本发明实施例提供以下技术方案：

在第一方面，本发明实施例公开一种时钟电路，所述时钟电路包括：第一电容单元，用于在1/2时钟周期内，接收外部电源进行充电；第二电容单元，用于在所述时钟周期的另一1/2时钟周期内，接收所述外部电源进行充电；第一rc电路，在所述时钟周期的另一1/2时钟周期内，所述第一电容单元对所述第一rc电路进行放电，以使所述第一rc电路在第一节点输出第一充电电压；第二rc电路，在所述在1/2时钟周期内，所述第二电容单元对所述第二rc电路进行放电，以使所述第二rc电路在所述第一节点输出第二充电电压；比较电路，其连接至所述第一节点，所述比较电路用于将所述第一充电电压或所述第二充电电压与基准电压比较，输出时钟翻转信号；时钟处理电路，其与所述比较电路的输出端连接，所述时钟处理电路用于根据所述时钟翻转信号，输出时钟信号。

可选的，所述第一rc电路与所述第二rc电路共用同一电阻。

可选的，在所述第一电容单元对所述第一rc电路进行放电时，切换第二rc电路至放电状态。

可选的，在所述第二电容单元对所述第二rc电路进行放电时，切换第一rc电路至放电状态。

可选的，所述第一充电电压与所述第二充电电压相同。

可选的，所述时钟电路包括五个第一开关与五个第二开关，每个第一开关与第二开关皆包括输入端、输出端及控制端；所述第一电容单元包括第一电容，第一个第一开关的输入端用于与所述外部电源连接，第一个第一开关的输出端与所述第一电容的一端连接，所述第一电容的另一端接地，第一个第一开关的控制端用于接收第一控制信号。

可选的，所述第二电容单元包括第二电容；第一个第二开关的输入端用于与所述外部电源连接，第一个第二开关的输出端与所述第二电容的一端连接，所述第二电容的另一端接地，第二个第一开关的控制端用于接收第二控制信号。

可选的，所述第一rc电路包括第一电阻与第三电容；第二个第一开关的输入端与所述第二电容的一端连接，第二个第一开关的输出端连接至第三节点，第二个第一开关的控制端用于接收所述第一控制信号；第二个第二开关的输入端与所述第一电容的一端连接，第二个第二开关的输出端连接至所述第三节点，第二个第二开关的控制端用于接收所述第二控制信号；所述第一电阻的一端连接至所述第三节点，所述第一电阻的另一端连接至第二节点；第三个第二开关的输入端连接至所述第二节点，第三个第二开关的输出端连接至所述第三电容的一端，所述第三电容的另一端，第三个第二开关的控制端用于接收所述第二控制信号；第三个第一开关与所述第三电容并联；第四个第二开关的输入端与第三个第二开关的输出端连接，第四个第二开关的输出端连接至所述第一节点，第四个第二开关的控制端用于接收所述第二控制信号。

可选的，所述第二rc电路包括第四电容，并且与所述第一rc电路共用所述第一电阻；第四个第一开关的输入端连接至所述第二节点，第四个第一开关的输出端分别与第五个第一开关的输入端与所述第四电容的一端连接，第五个第一开关的输出端连接至所述第一节点，第四个第一开关的控制端与第五个第一开关的控制端皆用于接收所述第一控制信号；第五个第二开关与所述第四电容并联。

可选的，所述比较电路包括运放器、第二电阻及第三电阻，所述运放器的同相输入端连接至所述第一节点，所述运放器的反相输入端分别与所述第二电阻的一端和所述第三电阻的一端连接，所述第二电阻的另一端接地，所述第三电阻的另一端接至所述外部电源。

可选的，所述时钟处理电路包括d触发器、第一反相器及第二反相器，所述d触发器的ck端与所述运放器的输出端连接，所述d触发器的d端连接至非q端，所述d触发器的q端与所述第一反相器的输入端连接，所述第一反相器的输出端连接至所述第二反相器的输入端；所述第一反相器的输出端用于输出所述第一控制信号，所述第二反相器的输出端用于输出所述第二控制信号。

在第二方面，本发明实施例提供一种芯片，所述芯片包括上述任一项的时钟电路。

在第三方面，本发明实施例提供一种电子设备，所述电子设备包括上述任一项的时钟电路。

在本发明各个实施例中，第一电容单元在1/2时钟周期内接收外部电源进行充电，第二rc电路在1/2时钟周期内，第二电容单元对第二rc电路进行放电，以使第二rc电路在第一节点输出第二充电电压。进一步的，第二电容单元在时钟周期的另一1/2时钟周期内接收外部电源进行充电，第一rc电路在时钟周期的另一1/2时钟周期内，第一电容单元对第一rc电路进行放电，以使第一rc电路在第一节点输出第一充电电压。比较电路将第一充电电压或第二充电电压与基准电压比较，输出时钟翻转信号，时钟处理电路根据时钟翻转信号，输出时钟信号。因此，该时钟电路的时钟频率只与电容、电阻有关，因此，该时钟电路能够适应宽电压范围。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1是本发明实施例提供一种时钟电路的原理框图；

图1a是本发明另一实施例提供一种时钟电路的原理框图；

图2是本发明实施例提供一种时钟电路的时序图；

图3是本发明另一实施例提供一种时钟电路的结构示意图；

图4a是本发明另一实施例提供一种在第一个1/2时钟周期内，第一电容充电，第三电容放电的示意图；

图4b是本发明实施例提供一种在第一个1/2时钟周期内，第二电容向第四电容充电的示意图；

图5a是本发明另一实施例提供一种在第二个1/2时钟周期内，第二电容充电，第四电容放电的示意图；

图5b是本发明实施例提供一种在第二个1/2时钟周期内，第一电容向第三电容充电的示意图；

图6是本发明另一实施例提供另一种时钟电路的时序图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

请参阅图1，图1是本发明实施例提供一种时钟电路的结构示意图。如图1所示，该时钟电路100用于各类集成芯片，其能够输出具有一定时钟周期的时钟信号，例如，该时钟信号为具有占空比50％为高电平、占空比50％为低电平的方波信号。因此，一个时钟信号由两个1/2时钟周期所对应的电平组成。芯片在时钟信号的调控下，有条不紊地按照编写逻辑正常工作。该芯片可以为通用处理器、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)、单片机、arm(acornriscmachine)或其它可编程逻辑器件、分立门或晶体管逻辑、分立的硬件组件或者这些部件的任何组合。还有，该芯片还可以是任何传统处理器、控制器、微控制器或状态机。处理器也可以被实现为计算设备的组合，例如，dsp和微处理器的组合、多个微处理器、一个或多个微处理器结合dsp核、或任何其它这种配置。

请再参阅图1，该时钟电路100包括：第一电容单元11、第二电容单元12、第一rc电路13、第二rc电路14、比较电路15及时钟处理电路16，第一电容单元11的输入端与外部电源17连接，第一电容单元11的输出端与第一rc电路13的输入端连接，第二电容单元12的输入端与外部电源17连接，第二电容单元12的输出端与第二rc电路14的输入端连接，第一rc电路13的输出端与第二rc电路14的输出端皆连接至第一节点101，比较电路15的输入端连接至第一节点101，时钟处理电路16与比较电路15的输出端连接。

请一并参阅图1与图2，在第一个1/2时钟周期内，第一电容单元11接收外部电源17进行充电。并且，第二rc电路14在该1/2时钟周期内，第二电容单元12对第二rc电路14进行放电，以使第二rc电路14在第一节点101输出第二充电电压vramp2。

在该时钟周期的第二个1/2时钟周期内，第二电容单元12接收外部电源17进行充电。并且，第一rc电路13在该时钟周期的第二个1/2时钟周期内，第一电容单元11对第一rc电路13进行放电，以使第一rc电路13在第一节点101输出第一充电电压vramp1。

在一些实施例中，外部控制信号可以控制第一电容单元11或第二电容单元12的充电时间或放电时间，例如：第一电容单元11包括由开关与电容，该电容与开关串联，外部控制信号通过控制开关以控制电容的充电与放电。其中，该外部控制信号可以选择在一个时钟周期的1/2时钟周期内发送。

由于第一电容单元11在第一个1/2时钟周期内充完电，于是，在该时钟周期的第一个1/2时钟周期内时，第一电容单元11可以对第一rc电路13进行放电。其中，在第一电容单元11对第一rc电路13进行放电时，可以将第二rc电路14切换至放电状态，以使第二rc电路14的两端电压降低至零电位，从而为第二rc电路14在同一个时钟周期的第二个1/2时钟周期内做好充电准备。第一rc电路13的充电电压曲线图如图2所示，第一rc电路13的第一充电电压vramp1取决于第一rc电路13中的电阻与电容。

进一步的，由于第二电容单元12在第二个1/2时钟周期内充完电，于是，在该时钟周期的第二个1/2时钟周期内时，第二电容单元12可以对第二rc电路14进行放电。其中，在第二电容单元12对第二rc电路14进行放电时，可以将第一rc电路13切换至放电状态，以使第一rc电路13的两端电压降低至零电位，从而为第一rc电路13在下一个时钟周期的第一个1/2时钟周期内做好充电准备。第二rc电路14的充电电压曲线图如图2所示，第二rc电路14的第二充电电压vramp2取决于第二rc电路14中的电阻与电容。

在一些实施例中,当第一rc电路13与第二rc电路14结构相同时,第一充电电压vramp1与第二充电电压vramp2相同。再进一步，由于第一充电电压vramp1位于第一个1/2时钟周期内，第二充电电压vramp2位于第二个1/2时钟周期内，并且该时钟电路是在同一时钟周期的不同1/2时钟周期依次输出第一充电电压vramp1与第二充电电压vramp2，因此，通过将第一充电电压vramp1与第二充电电压vramp2依次接入比较电路15，便可以实现具有两个1/2时钟周期的时钟信号输出。

如前所述，第一电容单元11与第二电容单元12可以直接接收外部电源17的供电进行充电，无需精确控制充电电流的大小。待第一电容单元11与第二电容单元12充电结束之后，其便可以通过对应的rc电路进行放电，该过程简化了传统技术需要精确监控充电电流的过程。

第一rc电路13与第二rc电路14可以为一阶rc电路，亦可以为其它高阶rc电路。本领域技术人员应当明白：根据本发明实施例所训导的内容，其皆可以对第一rc电路13与第二rc电路14作出其它替代方式，应当理解，所做的替代方式应当落入本发明的保护范围之内。

比较电路15将第一充电电压vramp1或第二充电电压vramp2与基准电压vref比较，输出时钟翻转信号。第一充电电压vramp1或第二充电电压vramp2在对应的1/2时钟周期内是跟随时间常数曲线持续上升的。当第一充电电压vramp1或第二充电电压vramp2小于基准电压vref时，该时钟翻转信号为边缘带毛刺的低电平信号。当第一充电电压vramp1或第二充电电压vramp2大于基准电压vref时，该时钟翻转信号为边缘带毛刺的高电平信号。

在一些实施例中，第一充电电压vramp1与第二充电电压vramp2相同，因此，比较电路15可以选择同一基准电压vref与第一充电电压vramp1或第二充电电压vramp2进行比较，以输出占空比一致的高低电平的时钟信号。

为了将输出的时钟翻转信号的边缘毛刺处理干净，并且输出标准的时钟信号，时钟处理电路将时钟翻转信号做进一步处理，最终输出标准的时钟信号ck。

综上所述，该时钟信号ck的时钟频率只与电容、电阻有关，因此，该时钟电路能够适应宽电压范围。

在一些实施例中，为了实现高精度地时钟信号的输出，可以将第一电容单元11或第二电容单元12中的电容选择高精度类型的。

在一些实施例中，如图1a所示，第一rc电路13与第二rc电路14共用同一电阻k1，因此，第一电容单元11对第一rc电路13进行放电的电流流经该电阻k1，同理，第二电容单元12对第二rc电路14进行放电的电流流经该电阻k1，因此，通过共用电阻，其能够减少集成电路的设计面积，节约成本。

在一些实施例中，时钟电路100包括五个第一开关与五个第二开关，每个第一开关与第二开关皆包括输入端、输出端及控制端。

如图3所示，第一电容单元11包括第一电容c1，第一个第一开关ckb1的输入端与外部电源vcc连接，第一个第一开关ckb1的输出端与第一电容c1的一端连接，第一电容c1的另一端接地，第一个第一开关ckb1的控制端接收第一控制信号ckb。

第二电容单元12包括第二电容c2。第一个第二开关ck1的输入端与外部电源vcc连接，第一个第二开关ck1的输出端与第二电容c2的一端连接，第二电容c2的另一端接地，第一个第二开关ck1的控制端接收第二控制信号ck。

第一rc电路13包括第一电阻r1与第三电容c3。第二个第一开关ckb2的输入端与第二电容c2的一端连接，第二个第一开关ckb2的输出端连接至第三节点103，第二个第一开关ckb2的控制端用于接收该第一控制信号ckb。

第二个第二开关ck2的输入端与第一电容c1的一端连接，第二个第二开关ck2的输出端连接至第三节点103，第二个第二开关ck2的控制端接收该第二控制信号ck。

第一电阻r1的一端连接至第三节点103，第一电阻r1的另一端连接至第二节点102。

第三个第二开关ck3的输入端连接至第二节点102，第三个第二开关ck3的输出端连接至第三电容c3的一端，第三电容c3的另一端，第三个第二开关ck3的控制端接收该第二控制信号ck。

第三个第一开关ckb3与第三电容c3并联。

第四个第二开关ck4的输入端与第三个第二开关ck3的输出端连接，第四个第二开关ck4的输出端连接至第一节点101，第四个第二开关ck4的控制端接收第二控制信号ck。

第二rc电路14包括第四电容c4，并且与第一rc电路13共用第一电阻r1。第四个第一开关ckb4的输入端连接至第二节点102，第四个第一开关ckb4的输出端分别与第五个第一开关ckb5的输入端与第四电容c4的一端连接，第五个第一开关ckb5的输出端连接至第一节点101，第四个第一开关ckb4的控制端与第五个第一开关ckb5的控制端皆用于接收第一控制信号ckb。

第五个第二开关ck5与第四电容c4并联。

比较电路15包括运放器comp、第二电阻r2及第三电阻r3，运放器comp的同相输入端连接至第一节点101，运放器comp的反相输入端分别与第二电阻r2的一端和第三电阻r3的一端连接，第二电阻r2的另一端接地，第三电阻r3的另一端接至外部电源vcc。

时钟处理电路100包括d触发器td、第一反相器op1及第二反相器op2，d触发器td的ck端与运放器comp的输出端连接，d触发器td的d端连接至非q端，d触发器td的q端与第一反相器op1的输入端连接，第一反相器op1的输出端连接至第二反相器op2的输入端。第一反相器op1的输出端用于输出第一控制信号ckb，第二反相器op2的输出端用于输出第二控制信号ck。

为了详细阐述本发明实施例提供的时钟电路工作原理，本发明实施例结合图3、图4a、图4b、图5a、图5b以及图6，阐述如下：

在第一个1/2时钟周期内，第一个第一开关ckb1至第五个第一开关ckb5闭合，第一个第二开关ck1至第五个第二开关ck5断开。于是，外部电源vcc对第一电容c1进行充电，第三电容c3放电，使第一电容c1的上极板电压充到外部电源vcc，第三电容c3的上极板电压泄放到零电位，为下一次充电做好准备。与此同时，第二电容c2的存储电荷通过第一电阻r1对第四电容c4进行充电(第四电容c4充电)，等到第二充电电压vramp2大于比较器comp的反相输入端处的基准电压vref时，时钟翻转。

在第二个1/2时钟周期内，第一个第一开关ckb1至第五个第一开关ckb5断开，第一个第二开关ck1至第五个第二开关ck5闭合。于是，外部电源vcc对第二电容c2进行充电，第四电容c4放电，使第二电容c2的上极板电压充到外部电源vcc，第四电容c4的上极板电压泄放到零电位，为下一次充电做好准备。与此同时，第一电容c1的存储电荷通过第一电阻r1对第三电容c3进行充电(第三电容c3充电)，等到第一充电电压vramp1大于比较器comp的反相输入端处的基准电压vref时，时钟翻转。

综上，该时钟电路不断重复交替执行“在第一个1/2时钟周期内，第二电容c2向第四电容c4充电，第一电容c1充电，第三电容c3放电”与“在第二个1/2时钟周期内，第一电容c1向第三电容c3充电，第二电容c2充电，第四电容c4放电”，从而输出具有包括两个1/2时钟周期的锯齿波的周期信号。该锯齿波的周期信号经过比较电路15与时钟处理电路16的处理之后，便可以输出连续的时钟信号。

如图3所示，该时钟信号的频率为：

显然，在第二电阻r2与第三电阻r3，第一电容c1至第四电容c4确定的前提下，该时钟电路100输出的时钟频率至于电容相关，并且，单位时间内，该时钟电路100所消耗的电荷大小为：

因此，该时钟电路100能够实现低功耗效果。

作为本发明实施例的另一方面，本发明实施例提供一种芯片，该芯片包括如图1至图6所示的时钟电路。因此，该芯片的时钟电路的时钟频率只与电容、电阻有关，因此，该芯片的时钟电路能够适应宽电压范围。

作为本发明实施例的另一方面，本发明实施例提供一种电子设备，该电子设备包括如图1至图6所示的时钟电路。因此，该电子设备的时钟电路的时钟频率只与电容、电阻有关，因此，该电子设备的时钟电路能够适应宽电压范围。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；在本发明的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本发明的不同方面的许多其它变化，为了简明，它们没有在细节中提供；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。