一种应用于超高速模数装换器的采样保持电路的制作方法

本发明属于模数转换器设计领域，涉及一种应用于超高速的模数装换器的采样保持电路。
背景技术：
：模数转换器是许多电子系统的关键模块，而采样保持电路又是影响模数转换器性能的重要的子模块。在高速电路系统中，超高速模数转换器广泛应用，同时对超高速模数转换器的需求也逐渐增大，而采样保持电路作为影响超高速模数转换器性能的子模块，它的速度和精度也在不断提高。近年来，利用sigehbt工艺和inphbt工艺设计高速、高精度的采样保持电路成为研究超高速的模数转换器的发展趋势。传统的mos工艺实现的采样保持电路的集成度高，功耗也比较低，但是它的速度很难达到几十gs/s以上，同时它的线性度也比较差。因此为了提高采样保持电路的速度和线性度，有必要研究使用hbt工艺实现的超高速采样保持电路。技术实现要素：针对传统mos工艺实现的采样保持电路的速度和线性度不高的缺点，本发明提出一种应用于超高速的模数装换器的采样保持电路(采样率达到10gs/s)。本发明通过使用sigehbt工艺实现了超高速采样保持电路，改进的输出缓冲电路结构有效降低了电路的三次谐波失真，从而提高了电路的无杂散动态范围(sfdr)和线性度，同时也提高了电路的信号噪声失真比(sndr)。本发明解决了超高速的模数转换器对于采样保持电路高速性能的要求。为实现上述目的，本发明采用的技术方案是一种应用于超高速模数装换器的采样保持电路，具体包括以下三个模块：(1)m1是输入缓冲电路，由12个电阻、8个npn三极管和4个二极管连接的npn三极管组成，差分输入信号分别从三极管npn5和npn6的基极进入，经过输入缓冲电路缓冲后，分别从三极管npn1和npn2的集电极、三极管npn3和npn4的集电极进入到m2、m3的电路模块中；(2)m2和m3是采样保持电路，由8个电阻、6个npn三极管、7个二极管连接的npn三极管、1个采样电容ch和1个补偿电容c1组成，m2、m3通过两相不交叠的时钟信号控制采样保持电路的两种工作模式：采样模式和保持模式，m2和m3完全对称；(3)m4是输出缓冲电路，由10个电阻、6个npn三极管和3个二极管连接的npn三极管组成，差分输入信号经过m1、m2、m3后，通过三极管npn21、npn22的基极进入到m4输出缓冲电路中，经过一级缓冲电路后，信号从三极管npn23、npn24的集电极输出，即整个采样保持电路的输出信号。进一步，采样保持电路模块m2的工作过程为：当时钟跟踪信号p_track电平为高、时钟保持信号p_hold电平为低时，m2工作在采样模式，此时三极管npn13、npn9、npn11导通，三极管npn14、npn10、npn12断开；当时钟保持信号p_hold电平为高、时钟跟踪信号p_track电平为低时，m2工作在保持模式，此时三极管npn14、npn10、npn12导通，三极管npn13、npn9、npn11断开。进一步，采样保持电路模块m3的工作过程为：当时钟跟踪信号p_track电平为高、时钟保持信号p_hold电平为低时，m3工作在采样模式，此时三极管npn20、npn16、npn18导通，三极管npn19、npn15、npn17断开；当时钟保持信号p_hold电平为高、时钟跟踪信号p_track电平为低时，m3工作在保持模式，此时三极管npn19、npn15、npn17导通，三极管npn20、npn16、npn18断开。所述m4中的输出缓冲电路的级数可以根据不同需求增加。所述m4中的输出缓冲电路的级数为两级或三级。与现有技术相比，本发明具有的有益效果：1.本发明可以提高采样保持电路的采样率：采用120nm的sigehbt工艺可以使得采样保持电路的采样率达到10gs/s。2.本发明提出的采样保持模块可以改善采样保持电路的线性度，提高电路的无杂散动态范围(sfdr)的大小：当采样率为10gs/s，输入信号频率为4.7ghz时，电路的sfdr＝71db；当采样率为10gs/s，输入信号频率为214mhz时，电路的sfdr＝78db。所以本发明的电路的sfdr>71db，明显高于传统的mos工艺实现的高速的采样保持电路的sfdr的大小。3.本发明提出的输出缓冲模块可以提高采样保持电路的信号噪声失真比(sndr)和实际有效位数(enob)：本发明采用了改进的输入缓冲和输出缓冲电路，降低了电路的三次谐波失真，而三次谐波在本电路中的幅度要明显大于除基波以外的其他谐波，从而提高了采样保持电路的信号噪声失真比和电路的实际有效位数。附图说明图1为本发明提出的完整的采样保持电路的原理图。图2为本发明提出的(采样率为10gs/s，输入信号频率为214mhz)采样保持电路的波形图和频谱图。图3为本发明提出的(采样率为10gs/s，输入信号频率为4.7ghz)采样保持电路的波形图和频谱图。具体实施方式以下结合说明书附图对本发明作进一步的详细说明。本发明采样保持电路可以达到超高速的实质是采用的材料不一样，异质结双极型晶体管(hbt)在基区掺入其它化学元素，减小能带宽度，提高发射效率，基区重掺杂可减小基区渡越时间，提高截止频率ft，这是hbt工艺在高速高频电路设计方面广泛应用的原因。如图1所示，本发明提出的采样保持电路通过输入缓冲模块先对高速的输入信号进行缓冲，隔离输入信号和采样电容ch，避免高速的输入信号与后面的采样电容ch上的信号发生耦合，影响整个电路的性能。电路的采样保持模块通过两相不交叠的时钟信号控制了采样保持电路的两种工作模式：采样模式和保持模式。在采样模式下，时钟跟踪信号p_track的电平为高，时钟保持信号p_hold的电平为低，采样电容ch快速充电，输出信号跟随输入信号变化；在保持模式下，时钟保持信号p_hold的电平为高，时钟跟踪信号p_track的电平为低，输出信号保持为固定值，该值是是前面采样阶段的采样电容ch保持的信号。采样保持模块的输出信号再经过输出缓冲模块，隔离最终的输出信号与采样电容ch。本发明提出的完整的采样保持电路的原理图如图1所示。该电路共由4个电容、38个电阻和47个npn管组成，可以分为三个电路模块：输入缓冲模块(m1)，采样保持模块(m2、m3)和输出缓冲模块(m4)。m1是输入缓冲电路，由12个电阻、8个npn三极管和4个二极管连接的npn三极管组成，具体包括：电阻r1(2个)、r2(2个)、r3(2个)、r4(2个)、r5(2个)、r6(2个)；npn三极管npn1、npn2、npn3、npn4、npn5、npn6、npn7、npn8；二极管连接的npn三极管d1、d2、d3、d4。m2(m3)是采样保持电路，由8个电阻、6个npn三极管、7个二极管连接的npn三极管、1个采样电容ch和1个补偿电容c1组成，m2具体包括：电阻re1(2个)、re2(2个)、re3(2个)、re4(2个)；npn三极管npn9、npn10、npn11、npn12、npn13、npn14；二极管连接的npn三极管d5、d6、d7、d8、d9、d10。m3具体包括：电阻re1(2个)、re2(2个)、re3(2个)、re4(2个)；npn三极管npn15、npn16、npn17、npn18、npn19、npn20；二极管连接的npn三极管d11、d12、d13、d14、d15、d16。m4是输出缓冲电路，由10个电阻、6个npn三极管和3个二极管连接的npn三极管组成，具体包括：电阻r1(2个)、r2(2个)、r3(2个)、r4、r5、r6(2个)；npn三极管npn21、npn22、npn23、npn24、npn25、npn26；二极管连接的npn三极管d17、d18、d19。表1为本发明提出的电路的器件参数表。本发明提出的的采样保持电路的工作原理与过程可以分为3个阶段：输入缓冲阶段，采样保持阶段和输出缓冲阶段。如图1所示，输入缓冲阶段对应m1模块，采样保持阶段对应m2和m3模块，输出缓冲阶段对应m4模块。在输入缓冲阶段，高速的差分输入信号分别从三极管npn5和npn6的基极进入，三极管npn5和npn6的发射极分别与d1、d3的集电极相连，d1、d3的发射极分别与d2、d4的集电极相连，d2、d4的发射极再通过电阻r1接入-5v的电压。高速的差分输入信号经过一级电路缓冲后分别从三极管npn1和npn2的集电极、三极管npn3和npn4的集电极与m2和m3电路模块相连。在采样保持阶段，电路的采样保持模块通过两相不交叠的时钟信号控制了采样保持电路的两种工作模式：采样模式和保持模式。在采样模式下，时钟跟踪信号p_track的电平为高，时钟保持信号p_hold的电平为低，此时三极管npn13、npn9、npn11导通，三极管npn14、npn10、npn12断开，采样电容ch快速充电，输出信号跟随输入信号变化；在保持模式下，时钟保持信号p_hold的电平为高，时钟跟踪信号p_track的电平为低，三极管npn14、npn10、npn12导通，三极管npn13、npn9、npn11断开，输出信号保持为固定值，该值是是前面采样阶段的采样电容ch保持的信号。在输出缓冲阶段，差分输入信号经过m1、m2、m3后，通过三极管npn21、npn22的基极进入到m4中，经过一级缓冲电路后，信号从三极管npn23、npn24的集电极出来。采样保持模块的输出信号经过输出缓冲模块，隔离最终的输出信号与采样电容ch。在输出缓冲阶段，根据不同的电路应用的需求，输出缓冲电路可以设计成两级或三级。具体实施：本发明基于120nm的sigehbt工艺对上述采样保持电路电路进行了仿真，电路中的器件参数如表1所示：表1本发明提出的电路的器件参数表器件名称r1r2r3r4r5r6re1re2re3参数值290ω160ω260ω190ω50ω75ω380ω450ω450ω器件名称re4r1r2r3r4r5r6c1ch参数值50ω300ω130ω60ω150ω300ω200ω60f120f仿真参数具体如下：时钟控制信号为两个相位差为180度的正弦波信号，频率为10ghz，直流电压为-2.5v，信号幅度为2.5v，输入信号是峰峰值为200mv的正弦波，选择从200mhz到4.7ghz范围内一组不同的频率值；基于以上仿真参数，本发明提出的采样保持电路进行了时长为60ns的瞬态仿真。图2是时钟采样率为10gs/s，输入信号频率为214mhz下采样保持电路的频谱图。从图中可以看到位置最高的基波频率为214.84375mhz，幅度大小为-19.76db；第二高的谐波是三次谐波，三次谐波频率为644.53125mhz，幅度大小为-98.19db，所以sfdr的大小为78db。图3是时钟采样率为10gs/s，输入信号频率为4.7ghz下采样保持电路的频谱图。从图中可以看到位置最高的基波频率为4.70703ghz，幅度大小为-18.39db；第二高的频率大小为4.12109ghz，幅度大小为-89.41db，所以sfdr的大小为71db。根据上面的仿真结果，本发明提出的采样保持电路的无杂散动态范围(sfdr)要大于71db，且电路的谐波比较小。并且在输入信号为低频信号时，只有三次谐波的幅度比较大，所以电路的总谐波失真比较小。表2为本发明提出的在不同输入信号频率下的采样保持电路的性能仿真结果表。根据表格里的仿真结果可知本发明在输入信号为低频时的信噪失真比达到了70db，实际有效位数达到了11.4bit；而当输入信号频率接近奈奎斯特频率时，电路的信噪失真比也达到了55db，实际有效位数为8.9bit。因此本发明提出的采样保持电路完全满足了超高速模数转换器的性能要求。表2不同输入信号频率下的采样保持电路的性能仿真结果表输入信号频率/hz214m449m605m839m1.19g4.7g信噪失真比(sndr)70db70db68db67db65db55db信噪比(snr)71db72db70db68db65db55db有效位数(enob)11.4bit11.4bit11.1bit10.9bit10.5bit8.9bit总谐波失真(thd)-76db-75db-75db-75db-75db-73db本发明提出的采样保持电路结构简单，可以提高采样保持电路的采样率，可以改善采样保持电路的线性度，提高电路的无杂散动态范围(sfdr)的大小，同时也可以提高采样保持电路的信号噪声失真比(sndr)和实际有效位数(enob)。当前第1页12