第一锁存器的第一逻辑模块和第三逻辑模块通过第 一与-或-非逻辑门实现，所述第一锁存器的第二逻辑模块和第七逻辑模块通过第三 与-或-非逻辑门（542)实现；
[0045] 所述第二锁存器的第四逻辑模块和第五逻辑模块通过第二与-或-非逻辑门 (243)实现。
[0046] 在还又一实施例中，所述第一与-或-非逻辑门（241)包括第一 NMOS晶体管 (MNO)、第二NMOS晶体管（MNl)、第三NMOS晶体管（MN2)以及第一 PMOS晶体管（MPO)、第二 PMOS晶体管（MPl)、第三PMOS晶体管（MP2);
[0047] 其中，所述第一 PMOS晶体（MPO)的栅极定义为第二节点（NI)，所述第一 PMOS晶体 管的漏极定义为第三节点（N2)，所述第二PMOS晶体管（MPl)和第三PMOS晶体管（MP2)并 联地耦接于电源和第一 PMOS晶体管的源极之间，所述第二PMOS晶体管（MPl)的栅极接入 所述数据信号（D)，所述第三PMOS晶体管（MP2)的栅极接入所述时钟信号（CKN);
[0048] 其中，所述第一 NMOS晶体管（MNO)耦接于第三节点（N2)和地之间，所述第一 NMOS 晶体管（MNO)的栅极耦接于所述第二节点（NI)，所述第二NMOS晶体管（MNl)和第三NMOS 晶体管（MN2)串联地耦接于第三节点（N2)和地之间，所述第NMOS晶体管（MNl)的栅极接 入所述数据信号（D)，所述第三NMOS晶体管（MN2)的栅极接入所述时钟信号（CKN);
[0049] 所述第三与-或-非逻辑门（542)包括第四NMOS晶体管（MN3)、第五NMOS晶体管 (MM)、第九NMOS晶体管（MN9)以及第四PMOS晶体管（MP3)、第五PMOS晶体管（MP4)、第九 PMOS 晶体管（MP9);
[0050] 其中，所述第五PMOS晶体管（MP4)的栅极耦接于所述第三节点（N2)，所述第五 PMOS晶体管（MP4)的漏极耦接于所述第二节点（NI)，所述第四PMOS晶体管（MP3)和所述 第九PMOS晶体管（MP9)并联地耦接于电源和第五PMOS晶体（MP4)的源极之间，所述第四 PMOS晶体管（MP3)的栅极接入所述时钟信号（CKN)，所述第九PMOS晶体管（MP9)的栅极接 入所述反馈信号（FB);
[0051] 其中，所述第五NMOS晶体管（MM)耦接于所述第二节点（N2)与地之间，所述第 五NMOS晶体管（MM)的栅极耦接与所述第三节点（N2)，所述第四NMOS晶体管（MN3)和所 述第九NMOS晶体管（MN9)串联地耦接于第二节点（NI)和地之间，所述第四NMOS晶体管 (MN3)的栅极接入所述时钟信号（CKN)，所述第九NMOS晶体管（MN9)的栅极接入所述反馈 信号（FB)。
[0052] 在还又一实施例中，所述第二与-或-非逻辑门（243)包括第六NMOS晶体管 (MN5)、第七NMOS晶体管（MN6)、第八NMOS晶体管（MN7)以及第六PMOS晶体管（MP5)、第七 PMOS晶体管（MP6)、第八PMOS晶体管（MP7);
[0053] 其中，所述第八PMOS晶体管的漏极定义为第四节点（N3)，所述第八PMOS晶体管 的栅极与所述第二节点（NI)耦接；所述第六PMOS晶体管（MP5)和第七PMOS晶体管（MP6) 并联地耦接于电源和第八PMOS晶体管的源极之间，所述第七PMOS晶体管（MP6)的栅极接 入输出信号（Q)，所述第六PMOS晶体管（MP5)的栅极接入所述时钟信号（CKN);
[0054] 所述第八NMOS晶体管（MN7)耦接于第四节点（N3)和地之间，所述第八NMOS晶体 管（MN7)的栅极耦接于所述第二节点（NI)，所述第六NMOS晶体管（MN5)和第七NMOS晶体 管（MN6)串联地耦接于第四节点（N3)和地之间，所述第七NMOS晶体管（MN6)的栅极接入 所述数据信号（D)，所述第六NMOS晶体管（MN5)的栅极接入所述时钟信号（CKN)。
[0055] 本发明提供的触发器电路不使用时钟信号控制的传输门和该时钟信号的反相信 号控制的三态反相器，且是在相同相位的时钟信号下工作，具有相对较低的动态功耗，并且 能正确工作，可靠性能得到保证，实现电路结构相对简单。
【附图说明】
[0056] 从结合附图的以下详细说明中，将会使本发明的上述和其他目的及优点更加完整 清楚，其中，相同或相似的要素采用相同的标号表示。
[0057] 图1是现有技术的一种触发器电路的基本电路结构示意图。
[0058] 图2是按照本发明第一实施例的触发器电路的门级电路图。
[0059] 图3是图2所示触发器电路中的电平信号变化示意图，其中图3(a)为时钟信号变 为高电平时各节点和信号对应的电平，图3(b)为时钟信号变为低电平时各节点和信号对 应的电平。
[0060] 图4是实现图3所示触发器电路的其中一实施例的电路结构示意图。
[0061] 图5是图4所示的触发器电路在时钟信号变为高电平时的等效电路图。
[0062] 图6是图4所示的触发器电路在时钟信号变为低电平时的等效电路图。
[0063] 图7是按照本发明第二实施例的触发器电路的门级电路图。
[0064] 图8是实现图7所示触发器电路的其中一实施例的电路结构示意图。
[0065] 图9是按照本发明第三实施例的触发器电路的门级电路图。
[0066] 图10所示为实现图9所示触发器电路的其中一实施例的电路结构示意图。
[0067] 图11是按照本发明第四实施例的触发器电路的门级电路图。
[0068] 图12是实现图11所示触发器电路的其中一实施例的电路结构示意图。
【具体实施方式】
[0069] 下面介绍的是本发明的多个可能实施例中的一些，旨在提供对本发明的基本了 解，并不旨在确认本发明的关键或决定性的要素或限定所要保护的范围。容易理解，根据本 发明的技术方案，在不变更本发明的实质精神下，本领域的一般技术人员可以提出可相互 替换的其他实现方式。因此，以下【具体实施方式】以及附图仅是对本发明的技术方案的示例 性说明，而不应当视为本发明的全部或者视为对本发明技术方案的限定或限制。
[0070] 为更好地理解本发明的触发器电路在功耗方面的进步，首先详细示例揭示一种传 统的触发器电路的工作原理及其功耗过高的原因。
[0071] 图1所示为现有技术的一种触发器电路的基本电路结构示意图。参考图1，在该 实施例中，现有技术的触发器10主要由两个锁存器11和12、互补时钟信号产生电路13、以 及两个反相器INVO和INV3构成。具体地，锁存器11作为主锁存器，其主要由第一传输门 PTl和第一锁存单元112构成；其中，反相器INVla和三态反相器INVlb交叉耦合构成了第 一锁存单元112 ;锁存器12则作为从锁存器，其主要由第二传输门PT2和第二锁存单元122 构成，其中反相器INV2a和三态反相器INV2b交叉耦合构成了第二锁存单元122。
[0072] 互补时钟信号产生电路13由两个串联的反相器INV4a和INV4b构成，其作用是给 锁存器11和12里面的传输门PT1-PT2、三态反相器INVlb-INV2b产生互补的时钟信号。比 如，反相器INV4a将时钟信号CKN反相以产生一个相反逻辑状态的时钟信号CXA r，进一步 通过下一个反相器INV4b的作用，又会产生一个同逻辑状态的时钟信号CKNl。显然地，_ 和CKNl是两个逻辑状态互补的时钟信号。
[0073] 反相器INVO是用来将输入的数据信号⑶反相以产生一个反相的数据信号万，并 提供给锁存器11。在锁存器11中，第一传输门PTl包含一个接收CKNl信号的控制端和一 个接收^信号的反相控制端，其输出连接到第一锁存单元112 ;在第一锁存单元112中， 三态反相器INVlb包含一个控制的使能端和一个CKNl控制反相使能端。同时，锁存器 11的输出端连接到锁存器12的第二传输门PT2。
[0074] 在锁存器12中，第二传输门PT2包含一个接收信号的控制端和一个接收 CKNl信号的反相控制端，其输出连接到第二锁存单元122 ;在第二锁存单元中，三态反相器 INV2b包含一个CKNl控制的使能端和一个^控制的反相使能端。同时，锁存器12的输 出端耦合到反相器INV3的输入端。
[0075] 因此，在相同的CKNl和^^信号偏置下，第一传输门PTl与第二传输门PT2的工 作状态相反，三态反相器INVlb和三态反相器INV2b的工作状态也相反。
[0076] 当时钟CKN处于高电平时，反相器INV4a将降低为低电平，同时反相器INV4b 把CKNl驱动到高电平。从而，第一传输门PTl导通并将D传到第一锁存单元112中。而且， 处于高电平的CKNl和处于低电平的?^切断了第二传输门PT2,进而把锁存器11和锁存 器12隔离开。同时，第二锁存单元122将前一状态的Q锁存起来。
[0077] 当时钟CKN跳变到低电平时，反相器INV4a把?^驱动到高电平，同时反相器 INV4b把CKNl降低到了低电平。从而，第一传输门PTl截止并将第一锁存单元112与输入 信号D隔离开。同时，第二传输门PT2导通并将之前存储的￡)从第一锁存单兀112传输到 第二锁存单元122中，接着再通过反相器INV3传输到触发器10的输出端Q，因而，Q = D。 同时，数据信号D被锁存在第一锁存单兀112中。
[0078] 在以上实施例的触发器10中，可以看出，在电路工作的时候，需要通过反相器 INV4a-INV4b同时提供两个反相的时钟信号CKNl和己^，即互补时钟信号。因此，在时钟 CKN翻转的时候这两个反相器INV4a-INV4b会产生额外的功耗。并且这两个互补时钟信号 作为传输门PT1-PT2以及三态反相器INVlb及INV2b的控制信号，也会在时钟翻转的时候 使传输门PT1-PT2和三态反相器INVlb及INV2b产生不必要的功耗。因此，该实施例的触 发器10的功耗较大。
[0079] ISSCC2011 会议上 Chen Kong Teh 等人发表的题为"A77 % Energy-Saving22-Transistor Single-Phase-Clocking D-Flip-Flop with Adaptive-Coupling Configuration in40nm CMOS"所公开的触发器中，钟触发器采用单相， 能降低触发器的功耗。但是，其仅能在低翻转频率时保持低功耗，而且在高翻转频率的情况 下，功耗不降反升；并且，采用单MOS管传输数据容易受到工艺影响较大，所以当工艺偏移 比较大的情况且又工作在低电压模式时，该触发器就容易翻转失败，从而不能保证数据正 确传输。
[0080] 美国专利申请号为 US13/095, 641、题为 "SINGLE-TRIGGERLOW-ENERGY FLIP-FLOP CIRCUIT"的专利中，其揭示了降低触发器的功耗的方法；但是，其中触发器电路实现困难， 需要非常多的MOS管才能实现，并且，在高翻转率的情况下，其动态功耗也会大大增加。
[0081] 图2所示为按照本发