一逻辑模块的输出信号与所述第二逻 辑模块的输出信号进行"或非"逻辑处理以输出至所述第二逻辑模块； 所述第二锁存器包括第四逻辑模块和第五逻辑模块； 其中，所述第四逻辑模块用于至少将所述第二逻辑模块的输出信号和所述第五逻辑模 块的输出信号进行"或非"逻辑处理， 所述第五逻辑模块用于至少将所述时钟信号和所述第四逻辑模块的输出信号的反相 信号进行"与"逻辑处理。
2. 如权利要求1所述的触发器电路，其特征在于，所述第二锁存器还包括：用于将所述 第四逻辑模块的输出信号进行反相处理的第六逻辑模块。
3. 如权利要求2所述的触发器电路，其特征在于，所述第六逻辑模块包括两个并联设 置的第一非门和第二非门，所述第一非门的输出端生成用于所述第二锁存器内部的所述反 相信号，所述第二非门的输出端生成所述触发器电路的输出信号。
4. 如权利要求1或2或3所述的触发器电路，其特征在于，所述第一逻辑模块为第一与 门，所述第二逻辑模块为第一或非门，所述第三逻辑模块为第二或非门。
5. 如权利要求4所述的触发器电路，其特征在于，所述第一与门包括至少用于接收所 述数据信号的第一输入端、用于接收时钟信号的第二输入端以及输出到第一节点的输出 端； 所述第一或非门和第二或非门分别包括输出到第二节点和第三节点的输出端，所述第 一或非门的第一输入端接收所述时钟信号，所述第一或非门的第二输入端耦接于所述第三 节点，所述第二或非门的第一输入端和第二输入端分别耦接于所述第一节点和第二节点。
6. 如权利要求5所述的触发器电路，其特征在于， 当时钟信号处于高电平时，第一锁存器采集数据信号并将其反相状态保存在第三节 点，第二锁存器则锁存了该触发器电路的输出信号的前一个状态； 当时钟信号处于低电平时，第一锁存器将数据信号通过第二节点传输给第二锁存器， 第二锁存器将输出信号置为当前的数据信号的状态。
7. 如权利要求1所述的触发器电路，其特征在于，所述第一锁存器的第一逻辑模块、第 二逻辑模块和第三逻辑模块至少通过第一与-或-非逻辑门以及与该第一与-或-非逻辑 门连接的第一或-非逻辑门实现； 所述第二锁存器的第四逻辑模块和第五逻辑模块通过第二与-或-非逻辑门实现。
8. 如权利要求7所述的触发器电路，其特征在于，所述第一与-或-非逻辑门包括第 一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管以及第一PMOS晶体管、第二PMOS晶体 管、第三PMOS晶体管； 其中，所述第一PMOS晶体管的栅极定义为第二节点，所述第一PMOS晶体管的漏极定义 为第三节点，所述第二PMOS晶体管和第三PMOS晶体管并联地耦接于电源和第一PMOS晶体 管的源极之间，所述第二PMOS晶体管的栅极接入所述数据信号，所述第三PMOS晶体管的栅 极接入所述时钟信号； 其中，所述第一NMOS晶体管耦接于第三节点和地之间，所述第一NMOS晶体管的栅极耦 接于所述第二节点，所述第二NMOS晶体管和第三NMOS晶体管串联地耦接于第三节点和地 之间，所述第二NMOS晶体管的栅极接入所述数据信号，所述第三NMOS晶体管的栅极接入所 述时钟信号； 所述第一或-非逻辑门包括第四NMOS晶体管、第五NMOS晶体管以及第四PMOS晶体管、 第五PMOS晶体管； 其中，所述第四PMOS晶体管和第五PMOS晶体管串联地耦接于电源和所述第二节点之 间，所述第四PMOS晶体管的栅极接入所述时钟信号，所述第五PMOS晶体管的栅极耦接于所 述第三节点；所述第四NMOS晶体管和第五NMOS晶体管并联地耦接于所述第二节点和地之 间，所述第四NMOS晶体管的栅极接收所述时钟信号，所述第五NMOS晶体管的栅极耦接于所 述第三节点。
9. 如权利要求8所述的触发器电路，其特征在于，所述第二与-或-非逻辑门包括第 六NMOS晶体管、第七NMOS晶体管、第八NMOS晶体管以及第六PMOS晶体管、第七PMOS晶体 管、第八PMOS晶体管； 其中，所述第八PMOS晶体管的漏极定义为第四节点，所述第八PMOS晶体管的栅极与所 述第二节点耦接；所述第六PMOS晶体管和第七PMOS晶体管并联地耦接于电源和第八PMOS 晶体管的源极之间，所述第七PMOS晶体管的栅极接入输出信号，所述第六PMOS晶体管的栅 极接入所述时钟信号； 所述第八NMOS晶体管耦接于第四节点和地之间，所述第八NMOS晶体管的栅极耦接于 所述第二节点，所述第六NMOS晶体管和第七NMOS晶体管串联地耦接于第四节点和地之间， 所述第七NMOS晶体管的栅极接入所述数据信号，所述第六NMOS晶体管的栅极接入所述时 钟信号。
10. 如权利要求7所述的触发器电路，其特征在于，所述第二锁存器还包括两个并联设 置的第一非门和第二非门。
11. 如权利要求7或8或9或10所述的触发器电路，其特征在于，第一与-或-非逻辑 门为带选择功能的与-或-非逻辑门。
12. 如权利要求1或2或3所述的触发器电路，其特征在于，所述触发器电路为包括选 择器的扫描型触发器电路，所述选择器被选择信号控制以选择性地输出其接入的数据信号 和扫描信号的其中一个至所述第一逻辑模块； 在所述选择器输出所述数据信号时，所述第一逻辑模块用于将输入的数据信号和所述 时钟信号进行"与"逻辑处理； 在所述选择器输出所述扫描信号时，所述第一逻辑模块用于将输入的扫描信号和所述 时钟信号进行"与"逻辑处理。
13. 如权利要求1或2或3所述的触发器电路，其特征在于，所述第一逻辑模块为第一 与门，所述第三逻辑模块为第二或非门，第一或门和第一与非门构成所述第二逻辑模块以 使所述触发器电路具有异步置位功能。
14. 如权利要求13所述的触发器电路，其特征在于，所述第一与门包括至少用于接收 所述数据信号的第一输入端、用于接收时钟信号的第二输入端、以及输出到第一节点的输 出端； 所述第一与非门和第二或非门分别包括输出到第二节点和第三节点的输出端，所述 第一或门的第一输入端接收所述时钟信号，所述第一或门的第二输入端耦接于所述第三节 点，所述第一或门的输出端耦接于所述第一与非门的第一输入端，所述第一与非门的第二 输入端接收置位信号，所述第二或非门的第一输入端和第二输入端分别耦接于所述第一节 点和第二节点。
15. 如权利要求1或2或3所述的触发器电路，其特征在于，所述触发器电路还包括第 二与非门，所述第二与非门用于将所述触发器电路的输出信号与所述数据信号进行"与非" 逻辑处理以输出反馈信号至所述第一锁存器； 所述第一锁存器还包括第七逻辑模块，其用于将所述反馈信号和时钟信号进行"与"逻 辑处理以输出至所述第二逻辑模块。
16. 如权利要求15所述的触发器电路，其特征在于，当数据信号和触发器电路的输出 信号均为高电平时，所述第二与非门输出为低电平的反馈信号，使得所述第一锁存器无视 所述时钟信号的翻转而保持内部节点的数据状态的恒定。
17. 如权利要求15所述的触发器电路，其特征在于，当数据信号和触发器电路的输出 信号不同为高电平时，所述第二与非门输出为高电平的反馈信号，所述第七逻辑模块输出 所述时钟信号以使所述第二逻辑模块将该时钟信号与所述第三逻辑模块的输出信号进行 "或非"逻辑处理。
18. 如权利要求15所述的触发器电路，其特征在于，所述第一锁存器的第一逻辑模块 和第三逻辑模块通过第一与-或-非逻辑门实现，所述第一锁存器的第二逻辑模块和第七 逻辑模块通过第三与_或-非逻辑门实现； 所述第二锁存器的第四逻辑模块和第五逻辑模块通过第二与-或-非逻辑门实现。
19. 如权利要求18所述的触发器电路，其特征在于，所述第一与-或-非逻辑门包括第 一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管以及第一PMOS晶体管、第二PMOS晶体 管、第三PMOS晶体管； 其中，所述第一PMOS晶体管的栅极定义为第二节点，所述第一PMOS晶体管的漏极定义 为第三节点，所述第二PMOS晶体管和第三PMOS晶体管并联地耦接于电源和第一PMOS晶体 管的源极之间，所述第二PMOS晶体管的栅极接入所述数据信号，所述第三PMOS晶体管的栅 极接入所述时钟信号； 其中，所述第一NMOS晶体管耦接于第三节点和地之间，所述第一NMOS晶体管的栅极耦 接于所述第二节点，所述第二NMOS晶体管和第三NMOS晶体管串联地耦接于第三节点和地 之间，所述第二NMOS晶体管的栅极接入所述数据信号，所述第三NMOS晶体管的栅极接入所 述时钟信号； 所述第三与-或-非逻辑门包括第四NMOS晶体管、第五NMOS晶体管、第九NMOS晶体 管以及第四PMOS晶体管、第五PMOS晶体管、第九PMOS晶体管； 其中，所述第五PMOS晶体管的栅极耦接于所述第三节点，所述第五PMOS晶体管的漏 极耦接于所述第二节点，所述第四PMOS晶体管和所述第九PMOS晶体管并联地耦接于电源 和第五PMOS晶体管的源极之间，所述第四PMOS晶体管的栅极接入所述时钟信号，所述第九 PMOS晶体管的栅极接入所述反馈信号； 其中，所述第五NMOS晶体管耦接于所述第二节点与地之间，所述第五NMOS晶体管的栅 极耦接与所述第三节点，所述第四NMOS晶体管和所述第九NMOS晶体管串联地耦接于第二 节点和地之间，所述第四NMOS晶体管的栅极接入所述时钟信号，所述第九NMOS晶体管的栅 极接入所述反馈信号。
20.如权利要求19所述的触发器电路，其特征在于，所述第二与-或-非逻辑门包括第 六NMOS晶体管、第七NMOS晶体管、第八NMOS晶体管以及第六PMOS晶体管、第七PMOS晶体 管、第八PMOS晶体管； 其中，所述第八PMOS晶体管的漏极定义为第四节点，所述第八PMOS晶体管的栅极与所 述第二节点耦接；所述第六PMOS晶体管和第七PMOS晶体管并联地耦接于电源和第八PMOS 晶体管的源极之间，所述第七PMOS晶体管的栅极接入输出信号，所述第六PMOS晶体管的栅 极接入所述时钟信号； 所述第八NMOS晶体管耦接于第四节点和地之间，所述第八NMOS晶体管的栅极耦接于 所述第二节点，所述第六NMOS晶体管和第七NMOS晶体管串联地耦接于第四节点和地之间， 所述第七NMOS晶体管的栅极接入所述数据信号，所述第六NMOS晶体管的栅极接入所述时 钟信号。
【专利摘要】本发明提供触发器电路，属于半导体集成电路技术领域。该触发器电路包括在工作在相同相位的时钟信号下的主锁存器和从锁存器，主锁存器包括用于可选择地至少将输入的数据信号与时钟信号进行“与”逻辑处理的第一逻辑模块、用于至少将时钟信号与第三逻辑模块的输出信号进行“或非”逻辑处理的第二逻辑模块和用于可选择地至少将第一逻辑模块的输出信号与第二逻辑模块的输出信号进行“或非”逻辑处理以输出至第二逻辑模块的第三逻辑模块；从锁存器包括用于至少将第二逻辑模块的输出信号和第五逻辑模块的输出信号进行“或非”逻辑处理的第四逻辑模块和用于至少将时钟信号和第四逻辑模块的输出信号的反相信号进行“与”逻辑处理的第五逻辑模块。该触发器电路动态功耗小。
【IPC分类】H03K19-094
【公开号】CN104796132
【申请号】CN201410268742
【发明人】陈祺琦
【申请人】陈祺琦
【公开日】2015年7月22日
【申请日】2014年6月9日