通信来控制其工作。
[0085]在时钟生成电路10中，生成使可变分频时钟延迟了源时钟的4个时钟的延迟时钟A、B、Co因此，与可变分频时钟的分频比无关地，延迟时钟A、B、C始终被同步，且其相位一致。从而，即使可变分频时钟的分频比改变，延迟时钟A、B、C也始终进行同步，且相位一致，因此控制电路12能够始终与各功能模块14、16正确地进行通信来控制其工作。
[0086]另外，图4及图5所示的延迟时钟A、B、C从源时钟的上升偏移预定时间。该预定时间表示，从图1所示的时钟同步电路20、22、24的最末端级的FF32输出的延迟时钟A、B、C至供给于与其分别对应的功能模块14、16及控制电路12的内部电路为止的因传输距离而延迟的时间。
[0087]接着，图6是表示本发明的时钟生成电路的结构的第2实施方式的电路图。该图所示的时钟生成电路34具备可变分频电路18、及时钟同步电路36、38。
[0088]可变分频电路18与图1所示的相同。
[0089]时钟同步电路36、38分别与源时钟同步而生成将可变分频时钟延迟了由分频比设定信号设定的时钟数的延迟时钟A、B，并将所生成的延迟时钟A、B分别供给于与延迟时钟A、B同步而工作的功能模块14、16的内部电路。
[0090]时钟同步电路36具备串联连接的5级的FF40、42、44、46、48、多路复用器50、及串联连接的2级的FF52、54。在FF40、42、44、46、48、52、54的时钟输入端子输入有源时钟，在初级的FF40的数据输入端子输入有可变分频时钟。再生时钟I?4分别从FF42、44、46、48的数据输出端子输出，并输入于多路复用器50。在FF52的数据输入端子输入有多路复用器50的输出信号，从最末端级的FF54的数据输出端子输出延迟时钟A。
[0091]可变分频时钟与源时钟的上升同步而通过5级的FF40、42、44、46、48各延迟I个时钟。根据未图示的分频比设定信号从多路复用器50输出再生时钟I?4中的I个再生时钟。多路复用器50的输出信号进一步与源时钟的上升同步而通过2级的FF52、54各延迟I个时钟。其结果，从时钟同步电路36输出可变分频时钟延迟了由分频比设定信号设定的时钟数的延迟时钟A。
[0092]对于时钟同步电路38来说，在时钟同步电路36中串联连接的2级的FF52、54仅成为I级的FF54，除此之外，与时钟同步电路36的结构相同，且与时钟同步电路36同样地进行工作。
[0093]同样地，构成时钟同步电路36、38的各延迟电路及多路复用器不仅可以设置于各功能模块14、16的外部，也可以设置于其内部。
[0094]接着，对图6所示的时钟生成电路34的工作进行说明。
[0095]在时钟生成电路34中，通过可变分频时钟18，源时钟根据分频比设定信号被分频，生成分频比与分频比设定信号相对应的可变分频时钟。
[0096]接着，通过时钟同步电路36，与源时钟的上升同步而生成可变分频时钟延迟了由分频比设定信号设定的时钟数的延迟时钟A，并供给于功能模块14。并且，通过时钟同步电路38，与源时钟的上升同步而生成可变分频时钟延迟了由分频比设定信号设定的时钟数的延迟时钟B，并供给于功能模块16。
[0097]在时钟生成电路34中，生成延迟了由分频比设定信号设定的时钟数的延迟时钟A、B。因此，能够得到与时钟生成电路10的情况相同的效果。
[0098]另外，在时钟生成电路34中，随着能够通过可变分频电路18分频的可变分频时钟的分频比增大，构成时钟同步电路36、38的FF的级数和多路复用器的尺寸变大，因此冗长的电路增大。从而，虽然时钟生成电路10、34可实现相同的功能，但时钟生成电路10的电路结构与时钟生成电路34相比较简单，具有能够缩小实现相同的功能所需的电路规模这种优点。
[0099]另外，可变分频电路、时钟同步电路、延迟电路的具体的电路结构没有任何限定，能够采用可实现相同功能的各种结构的电路。并且，功能模块的数量也不限定为2个，可为I个以上的任意个。
[0100]本发明的内容基本如上。
[0101]以上，对本发明进行了详细说明，但本发明并不限定于上述实施方式，当然，在不脱离本发明宗旨的范围内可进行各种改进和变更。
【主权项】
1.一种时钟生成方法，在搭载I个以上的功能模块、及控制所述I个以上的功能模块的工作的控制电路的半导体芯片中，生成向所述控制电路及所述I个以上的功能模块中的每一个供给的延迟时钟，其特征在于，所述时钟生成方法包括: 根据分频比设定信号，生成将源时钟进行分频的可变分频时钟的步骤； 为了使所述控制电路和所述I个以上的功能模块中的每一个与所述可变分频时钟同步而工作，在没有使所述可变分频时钟延迟的时钟同步电路的情形下，根据从生成所述可变分频时钟的可变分频电路传输于所述I个以上的功能模块的各所述可变分频时钟的传输距离，对传输于所述I个以上的功能模块的各可变分频时钟计算与所述源时钟同步而使所述可变分频时钟延迟的时钟数的步骤； 求出在计算出的所述时钟数中作为最大的时钟数以上的时钟数的最大时钟数的步骤； 与所述源时钟同步而生成使所述可变分频时钟延迟所述最大时钟数的第I延迟时钟，并将所述第I延迟时钟供给于与所述第I延迟时钟同步而工作的所述控制电路的步骤； 与所述源时钟同步而生成使所述可变分频时钟分别延迟所述最大时钟数的I个以上的第2延迟时钟，并将所述I个以上的第2延迟时钟中的每一个供给于与所述I个以上的第2延迟时钟中的每一个同步而工作的所述I个以上的功能模块中的每一个的步骤。
2.根据权利要求1所述的时钟生成方法，其特征在于， 所述分频比设定信号从所述半导体芯片的外部输入。
3.根据权利要求1所述的时钟生成方法，其特征在于， 所述分频比设定信号从搭载于所述半导体芯片的其他功能模块输入。
4.一种时钟生成电路，在搭载I个以上的功能模块、及控制所述I个以上的功能模块的工作的控制电路的半导体芯片中，生成向所述控制电路及所述I个以上的功能模块中的每一个供给的延迟时钟，其特征在于，所述时钟生成电路包括: 可变分频电路，根据分频比设定信号，生成将源时钟进行分频的可变分频时钟； 第I时钟同步电路，与所述源时钟同步而生成使所述可变分频时钟延迟了预先设定的最大时钟数的第I延迟时钟，并将所述第I延迟时钟供给于与所述第I延迟时钟同步而工作的所述控制电路； I个以上的第2时钟同步电路，与所述源时钟同步而生成使所述可变分频时钟分别延迟所述最大时钟数的I个以上的第2延迟时钟，并将所述I个以上的第2延迟时钟中的每一个供给于与所述I个以上的第2延迟时钟中的每一个同步而工作的所述I个以上的功能模块中的每一个， 所述最大时钟数是，为了使所述控制电路和所述I个以上的功能模块中的每一个与所述可变分频时钟同步而工作，在没有所述第I时钟同步电路及所述I个以上的第2时钟同步电路的情形下，根据从所述可变分频电路传输于所述I个以上的功能模块的各所述可变分频时钟的传输距离，对传输于所述I个以上的功能模块的各可变分频时钟计算出的、与所述源时钟同步而使所述可变分频时钟延迟的时钟数中最大的时钟数以上的时钟数。
5.根据权利要求4所述的时钟生成电路，其特征在于， 所述分频比设定信号从所述半导体芯片的外部输入。
6.根据权利要求4所述的时钟生成电路，其特征在于， 所述分频比设定信号从搭载于所述半导体芯片的其他功能模块输入。
7.根据权利要求4至6中的任一项所述的时钟生成电路，其特征在于， 所述第I时钟同步电路具备串联连接的、与所述最大时钟数对应的级数的延迟电路，且通过与所述源时钟同步而使所述可变分频时钟各延迟I个时钟，从而生成使所述可变分频时钟延迟所述最大时钟数的所述第I延迟时钟。
8.根据权利要求4至6中的任一项所述的时钟生成电路，其特征在于， 所述I个以上的第2时钟同步电路分别具备串联连接的、与所述最大时钟数对应的级数的延迟电路，且通过与所述源时钟同步而使所述可变分频时钟各延迟I个时钟，从而生成使所述可变分频时钟延迟所述最大时钟数的所述第2延迟时钟。
9.根据权利要求8所述的时钟生成电路，其特征在于， 与所述最大时钟数对应的级数的延迟电路中，至少I个延迟电路设置于所述功能模块的外部，剩余的延迟电路设置于所述功能模块的内部。
【专利摘要】本发明提供一种时钟生成方法及时钟生成电路，在所述时钟生成电路中，可变分频电路根据分频比设定信号生成将源时钟进行分频的可变分频时钟。本发明的第1时钟同步电路与源时钟同步而生成将可变分频时钟延迟最大时钟数的第1延迟时钟，并供给于控制电路。1个以上的第2时钟同步电路与源时钟同步而生成将可变分频时钟分别延迟最大时钟数的1个以上的第2延迟时钟，并供给于1个以上的各功能模块。
【IPC分类】H03K3-02
【公开号】CN104821802
【申请号】CN201510058368
【发明人】鳄渕智弘
【申请人】株式会社巨晶片
【公开日】2015年8月5日
【申请日】2015年2月4日
【公告号】US20150222283