生器的结构如图3所示，自偏置发生器输入级的对称负载由一对源漏相互耦合的PMOS晶体管组成，两晶体管的栅极同时连接后续的差分放大器的输入，信号自其中一只PMOS晶体管的栅极输入，另一只晶体管的栅极和漏极以二级管方式连接。自偏置发生器的输出级也由一组源漏相互耦合且栅极和漏极接成二级管模式的PMOS晶体管组成。自偏置发生器的输出级与输入级通过受差分放大器控制的电流镜反馈回路11连接，将输入信号线性传递到输出，模拟一个电阻行为。
[0034]自适应快速锁定器2结构如图4所示，两个频率电压转换器与比较器CPl共同监控振荡器频率与目标频率的偏差；自偏置控制补偿器SCBl为自适应电荷调整单元提供着补偿泄放控制;基准源为自偏置控制补偿器SCBl提供稳定的工作条件；自适应电荷调整器ACCl模拟一个快速电荷栗的行为。当整个锁相环在初始状态时，目标频率对应转换成的电压高于振荡器频率转换成的电压，比较器CPl会输出高于阈值的电平，对应开启自适应电荷调整器ACCl并关闭电荷栗和鉴频鉴相器PFD，同时较大的电压偏差会通过自偏置控制补偿器SCBl加快电荷调整速度；当振荡频率增加时，自偏置控制补偿器SCBl逐渐降低补偿比例，进而降低电荷调整速度;随着振荡频率进一步逼近，比较器CPl输出低于阈值的电平，电荷调整器完全关闭，同时控制信号释放对电荷栗和鉴频鉴相器PFD的抑制。
[0035]频率电压转换器的结构如图5所示，由鉴频器DF1、开关电容和恒流源21组成，鉴频器DFl将输入信号的频率特性转换为开关电容的闭合周期特性，通过开关电容的充放电在输出级的开关电容上形成电压输出。更具体的是，每个鉴频器DFl同时输入一个待测时钟CLK及参考时钟REF_CLK分别进入两个D触发器。当待测频率低于参考频率时，第四开关电容SC4上电荷积累的速度低于第五开关电容SC5通过恒流源21释放的速度，此时的输出电压值远低于目标。随着待测频率的上升，第四开关电容SC4电荷积累速度增加。当积累速度与释放速度达到平衡时，第五开关电容SC5上残存的电荷逐渐进入第六开关电容SC6。当时间窗口累计满，第六开关电容SC6上累积足够高的电压，即认为待测时钟频率接近参考时钟频率。
[0036]自偏置控制补偿器SCBl的结构如图6，自偏置控制补偿器SCBl包括第三对称负载、第四对称负载和电流反馈回路，两组对称负载都是由源漏相互耦合的PMOS晶体管组成，作为输入级的第四对称负载中PMOS晶体管Ml I的栅极接收频率电压转换器输出的电压，PMOS晶体管MlO的栅极和漏极以二级管方式连接。作为输出级的第三对称负载，其两个POMS晶体管的栅极相连，同时漏级相互连接作为输出；第四对称负载与第三对称负载连接在由NMOS晶体管构成的调节型电流源的输入级与输出级。第四对称负载将输入电压转换为电流，通过由匪OS晶体管构成的电流源进行传输，然后在输出节点通过第三对称负载转换为稳定的电压输出。
[0037]自适应电荷调整器ACCl的结构如图7所示，自适应电荷调整器ACCl包括偏置电压产生单元VBl，压控电流源VCSl，开关电容和通道开关SI。当复位时，使能信号EN未有效，压控电流源首先控制第七开关电容的晶体管M23，为第七电容C7充电，第七电容C7的下极板也会迅速累积相同电荷。当使能信号EN有效后，偏置电压产生单元产生偏置电压，该电压启动压控电流源中的主泄放通路，同时自偏置控制补偿器SCBl产生的补偿电压启动补充通道的电荷泄放通路，使得在使能信号EN有效期间自适应电荷调整器ACCl实现了一个快速电荷栗的功能。
[0038]综上，本发明在锁相环的反馈环路结构中引入了自适应快速锁定器2和第二反馈环路，降低锁相环的锁定时间消耗；同时，自适应快速锁定器2在锁相环电路因频率偏差过大发生失锁之后，可以自动启动加速锁相环重新进入稳定的状态。另一方面，本发明自偏置环路滤波器I采用的是无电阻结构，该结构使得锁相环的环路带宽与阻尼系数能够随着目标频率的增大而调整带宽，降低输出抖动，同时其自偏置的连接结构，使得在第一反馈环路及第二反馈环路两种模式下具备不同的带宽及阻带衰减特征，适应不同的工作模式。
[0039]以上述依据本发明的理想实施例为启示，通过上述的说明内容，相关工作人员完全可以在不偏离本项发明技术思想的范围内，进行多样的变更以及修改。本项发明的技术性范围并不局限于说明书上的内容，必须要根据权利要求范围来确定其技术性范围。
【主权项】
1.一种电荷栗环振型锁相环，其特征是:包括鉴频鉴相器(Pro)、电荷栗组、自偏置环路滤波器(I)、自适应快速锁定器(2)、压控振荡器(VCO)和分频器(N/D)，所述电荷栗组由并联的第一电荷栗(CPl)和第二电荷栗(CP2)构成，所述电荷栗环振型锁相环内设置有第一反馈环路和第二反馈环路； 所述鉴频鉴相器(PFD)、电荷栗组、自偏置环路滤波器(I)、压控振荡器(V⑶)和分频器(N/D)依次相连，分频器(N/D)的输出端与鉴频鉴相器(PFD)的输入端相连，以此构成所述电荷栗环振型锁相环的第一反馈环路； 所述自适应快速锁定器(2)的输出端接入自偏置环路滤波器(I)的输入端，所述分频器(N/D)的输出端还连接自适应快速锁定器(2)的输入端，所述自适应快速锁定器(2)、自偏置环路滤波器(I)、压控振荡器(VCO)和分频器(N/D)构成所述电荷栗环振型锁相环的第二反馈环路； 所述鉴频鉴相器(PH))的输入端同时接受输入时钟(F_CLKIN)信号和分频器(N/D)输出的分频时钟(N_HCLK)信号，所述鉴频鉴相器(PR))的输出端分别向第一电荷栗(CPl)和第二电荷栗(CP2)输出控制信号(UP/D0WN )，所述第一电荷栗(CPI)的输出端与自适应快速锁定器(2)的输出端合并连接后接入自偏置环路滤波器(I)，所述第二电荷栗(CP2)的输出端单独接入自偏置环路滤波器(I); 所述电荷栗环振型锁相环能够提供复位信号RST给鉴频鉴相器(pro)、自适应快速锁定器(2)、自偏置环路滤波器(I)和分频器(N/D)使鉴频鉴相器(ΡΠ))、自适应快速锁定器(2)、自偏置环路滤波器(I)和分频器(N/D)处于复位状态，所述自适应快速锁定器(2)能够提供使能信号EN给鉴频鉴相器(PFD)、第一电荷栗(CPl)和第二电荷栗(CP2)控制鉴频鉴相器(PFD)、第一电荷栗(CPl)和第二电荷栗(CP2)开启/关闭。2.根据权利要求1所述的一种电荷栗环振型锁相环，其特征是:所述自偏置环路滤波器(I)包括第一开关电容(SCl)、第二开关电容(SC2)、第三开关电容(SC3)、第一自偏置发生器(SGl)、第二自偏置发生器(SG2)和第三自偏置发生器(SG3);所述第一开关电容(SCl)、第二开关电容(SC2)和第三开关电容(SC3)具有相同的结构，每个开关电容均由一个晶体管和与该晶体管的漏极连接的电容组成，晶体管的栅极连接复位信号RST，晶体管的源极连接电源;第一开关电容(SCl)的第一电容(Cl)与第一电荷栗(CPl)的输出、自适应快速锁定器(2)的输出和第一自偏置发生器(SGl)的输入连接;第二开关电容(SC2)的第二电容(C2)与第二电荷栗(CP2)的输出、第二自偏置发生