专利名称：电路阵列基板的制作方法
技术领域：
本发明涉及电路阵列基板和包含其的平板显示装置，尤其涉及薄膜晶体管电路阵列基板和包含其的平板显示装置。
本申请基于并要求2003年8月18日提交的在先日本特许公开No.2003-294584的优先权，在此全文并入以供参考。
背景技术：
一种诸如液晶显示装置的平板显示装置包括薄膜晶体管电路阵列基板。这种薄膜晶体管电路阵列基板具有绝缘基板和按矩阵形式形成在该绝缘基板上的像素。每个像素包含像素电极、电容器和薄膜晶体管的排列。
薄膜晶体管由基板上形成的岛状多晶硅膜制成。薄膜晶体管和岛状多晶硅膜由栅极绝缘膜涂覆，在该栅极绝缘膜上依次沉积了栅电极和扫描线。此外，辅助电容器线形成于栅极绝缘膜上作为共用电容器线但它与扫描线分开。
扫描和辅助电容器线由夹层绝缘膜覆盖。信号线形成于夹层绝缘膜上，形成穿过其的接触孔以便将多晶硅膜电连接到信号线。
液晶显示装置进一步包括反向基板，它包含彩色滤光片绝缘层。该反向基板被设置成与电路阵列基板相对。液晶被置入电路阵列和反向基板之间限定的间隙。随后，该间隙在其周围被密封。如上所述的这种现有技术的液晶显示装置揭示于日本未审查的特许公开No.2000-187248，其第4-6页以及图1-3。
现有技术的液晶显示装置要求大量像素显示大量的数据。特别是，在用于R、G和B彩色显示PC的液晶显示装置的情况下，其电路阵列基板必须具有几百万个像素。
近来，液晶像素装置已具有非常高级的显示标准，其由于像素不足引起的点缺陷被要求尽可能的少。以足够的收益率制造没有点缺陷的液晶显示装置是极端困难的。因此，提供具有较少点缺陷的结构的液晶显示装置或者制造其的方法是很重要的。
点缺陷像素的一个主要原因是制造用于液晶显示装置的电路阵列基板时静电场击穿或破坏的出现。在绝缘基板上形成用于薄膜晶体管、扫描线以及辅助电容器线的图案多晶硅膜时，栅极绝缘膜被设置在多晶硅膜和扫描线之间。
随后，通过等离子CVD机器应用等离子体化学汽相沉积(等离子体CVD)法以便在扫描线和栅极绝缘膜上沉积和形成夹层绝缘膜。在沉积夹层绝缘膜或者将其转移到其它某处期间，产生破坏薄膜晶体管的静电场。
发明概述因此，本发明提供了一种电路阵列基板和包含其的平板显示装置，它能抑制由于静电场击穿引起的点缺陷同时可以提升它们的收益率。
本发明的第一方面针对一种电路阵列基板，它具有透光基板；透光基板上形成的薄膜晶体管，它具有第一半导体层、栅极绝缘膜和栅极线；以及形成于透光基板上的第二半导体层，其中栅极线通过栅极绝缘膜与第一和第二半导体层重叠。
本发明的第二方面针对本发明的第一方面中阐述的电路阵列基板，其中使得电容器是通过透明基板在第一半导体层和参考电位之间限定的Ca，通过栅极绝缘膜在第一半导体层和栅极线之间限定的Cb，在第二半导体层和参考电位之间限定的Cc以及在第二半导体层和栅极线之间限定的Cd，且电容器满足等式Ca/(Ca+Cb)＜Cc/(Cc+Cd)。
附图概述结合附图思考时，与通过以下的详细描述进行理解相同，本发明的更完整的评价以及其大量附加优点将易于获得，其中图1是根据本发明第一实施例的平板显示装置的平面图图2是置于导电工作台上的图1所示的平板显示装置的示意性剖视图；图3是沿图1所示的线III-III’切割的平板显示装置的剖视图；图4是图1所示的平板显示装置的示意性电路排列；以及图5是根据本发明第二实施例的平板显示装置的平面图。
具体实施例方式
以下将参考
本发明的实施例。应注意，本发明不限于这些实施例但覆盖其等效物。贯穿附图，类似或相同的标号示出类似、等效或相同的部件。
第一实施例将参考图1-4说明根据本发明第一实施例的平板显示装置。
诸如有源矩阵型液晶显示装置1的平板显示装置包括上栅极型薄膜晶体管和如图3所示的电路阵列基板2。电路阵列基板2具有近似矩形和透明绝缘基板3，诸如Corning Incorporated制造的#1737玻璃基板。
玻璃基板3的主要区域形成如图4所示的显示部分4，其中点状显示像素按矩阵排列。每个像素5具有像素电极6、电容器7和薄膜晶体管8。
扫描和栅极线11以垂直的规则间隔被水平地设置在玻璃基板3上。扫描和栅极线11由铝(Mo)合金制成并电连接到薄膜晶体管8。
此外，辅助或共用电容线12被设置在扫描和栅极线11之间并与其平行。辅助电容线12电连接到电容器7和薄膜晶体管8。
视频信号线13以水平规则间隔被垂直地设置在玻璃基板3上。视频信号线13由铝(Al)和高熔点金属的堆叠层制成。
如图4所示，Y轴驱动电路(栅极驱动电路)14被垂直地设置在玻璃基板3的边缘部分处。Y轴驱动电路14电连接到扫描和栅极线11。
同样，X轴驱动电路(视频信号驱动电路)15被水平地设置在玻璃基板3的边缘部分处。X轴驱动电路15电连接到视频信号线13。
辅助电容线12共同地连接到驱动电路16。
同时，玻璃基板3由未示出的底涂层涂覆，该底涂层由氮化硅或氧化硅制成。薄膜晶体管8被设置在像素开关晶体管的底涂层上(参见图1和3)。薄膜晶体管8包含底涂层上形成的第一多晶硅半导体层，诸如多晶硅半导体层21。
多晶硅半导体层21是通过受激准分子激光器退火以熔化和再结晶非晶体硅膜制成的多晶硅膜。每个多晶硅半导体层21都具有沟道区22以及沟道区22两侧上的源极和漏极区23和24。
此外，诸如多晶硅半导体层25的第二多晶硅半导体层形成于底涂层上，但远离多晶硅半导体层21。多晶硅半导体层25不用于薄膜晶体管8而是用于伪(dummy)半导体层。伪多晶硅半导体层25由相同的多晶硅膜并通过与多晶硅半导体层21相同的过程制成。
为电路阵列基板2上的全部像素5设置每个伪多晶硅半导体层25，但它与每个多晶硅半导体层21电绝缘。此外，如图1所示，伪多晶硅半导体层25在宽度上小于视频信号线13并沿着视频信号线13置于视频信号线13下。
简言之，伪多晶硅半导体层25由视频信号线13覆盖。
此外，在面向薄膜晶体管8的多晶硅半导体21以及扫描和栅极线11与视频信号线13的交叉点部分的边缘部分处，伪多晶硅半导体层25具有渐细部分26。边缘部分还与扫描和栅极线11以及视频信号线13重叠。
如图3所示，栅极绝缘膜31形成于沟道区22、源极和漏极区23和24以及底涂层上。栅极绝缘膜31由150nm厚的氧化硅通过将等离子体CVD法应用于多晶硅半导体层21和底涂层上而制成。
一对窄矩形栅电极32被设置成与栅极绝缘膜31上的薄膜晶体管8的沟道区22相对。栅电极32沿沟道区22的纵向相互分开。如图1所示，栅电极32与扫描和栅极线11整体形成并与其电连接。即，栅电极32是从扫描和栅极线11突出的窄带。
此外，形成于栅极绝缘膜31上的扫描和栅极线11与伪多晶硅半导体层25的渐细部分26的一部分重叠，并通过栅电极32、多晶硅半导体层21。因此，扫描和栅极线11在伪多晶硅半导体层25的宽度方向上延伸，且穿过伪多晶硅半导体层25的渐细部分26的边缘部分并与其重叠。扫描和栅极线11被设置在栅极绝缘膜31上。
如图2所示，电路阵列基板2的玻璃基板3上的多晶硅半导体层21和25被置于导电台33上，该导电台被接地于参考电位。电容器Ca限定于多晶硅半导体层21和台33之间，而电容器Cb限定于多晶硅半导体层21以及扫描和栅极线11之间。此外，电容器Cc限定于伪多晶硅半导体层25和台33之间，而电容器Cd限定于伪多晶硅半导体层25以及扫描和栅极线11之间。伪多晶硅半导体层25被设置成满足以下等式Ca/(Ca+Cb)＜Cc/(Cc+Cd)。
此外，为像素辅助电容器，在栅极绝缘膜31上提供电容器7，它与栅电极32分开。电容器7具有形成于栅极绝缘膜31上的共用电容器线12。电容器7与薄膜晶体管的栅电极32电绝缘并越过扫描和栅极线11。但是，电容器7由与扫描和栅极线11相同的工艺和材料制成。
随后，夹层绝缘膜35形成于共用电容器线12、栅电极32和栅极绝缘膜31上。夹层绝缘膜35是通过应用等离子体CVD法形成的350nm的氮化硅以及450nm的氧化硅的叠层。随后，形成接触孔36和37通过夹层绝缘膜35和栅极绝缘膜31。
接触孔36和37位于薄膜晶体管8的栅电极32的两侧上与薄膜晶体管8的源极和漏极区23和24相对应的部分处。接触孔36与薄膜晶体管8的源极区23连通，而接触孔37与薄膜晶体管8的漏极区24连通。
部分用作薄膜晶体管8的源电极的视频信号线13形成于夹层绝缘膜35上并经由接触孔36连接到薄膜晶体管8的源极区23。
部分用作信号线的漏电极39形成于夹层绝缘膜35上，它包括连接到薄膜晶体管8的漏极区24的接触孔37。漏电极39被设置成与电容器7的共用电容器线12相对，以便与共用电容器线12一起限定辅助电容器。漏电极39经由接触孔36电连接到薄膜晶体管8的漏极区24。此外，漏电极39以与视频信号线13相同的工艺和材料制成。
因此，薄膜晶体管8由视频信号线13、漏电极39、多晶硅半导体层21、扫描和栅极线11、栅极绝缘膜31以及夹层绝缘膜35组成。
平整和保护膜41形成于视频信号线13、薄膜晶体管8的漏电极39以及夹层绝缘膜35上。形成通过保护膜41的接触孔42以达到薄膜晶体管8的漏电极39。
由氧化铟锡(ITO)膜制成的像素电极6被填充在接触孔42内并形成于保护膜41上。像素电极6经由接触孔42电连接到薄膜晶体管8的漏电极39。像素电极6由薄膜晶体管8控制。配向膜43被涂覆于像素电极6和保护膜41上。
此外，矩形板状反向基板51被设置成与电路阵列基板2相对。反向基板51具有透光和矩形板状绝缘基板，诸如玻璃基板52。具有红色、绿色和蓝色滤光片的颜色滤光片层53被设置于反向基板51的玻璃基板52下。颜色滤光片层53的颜色滤光片被设置于与伪多晶硅半导体层25相对应的每个像素5上。
当反向基板51被设置成与电路阵列基板2相对时，颜色滤光片层53由矩形板状反向电极54覆盖，它整体面向电路阵列基板2的玻璃基板3上的显示部分4。配向膜55涂覆于反向电极54上。
反向电极51被设置成与电路阵列基板2相对，从而反向基板51的反向电极54面向电路阵列基板2的像素电极6。液晶层56保持于反向基板51和电路阵列基板2之间作为光调制器并通过密封剂限制于液晶显示装置1中。
接着，以下将说明上述电路阵列基板的制造方法。
底涂层形成于玻璃基板3上，随后，通过应用等离子体CVD法将非晶硅层沉积在玻璃基板3上。
照射受激准分子激光束以便退火非晶硅膜，从而非晶硅膜被熔化并再结晶成多晶硅膜。
随后，将杂质掺杂入多晶硅膜。将光刻法应用于被掺杂的多晶硅膜上以便以相同的工艺和采用相同的材料形成多晶硅半导体层21和伪多晶硅半导体层25的岛状图案。
应用等离子体CVD法以便沉积150nm厚的氧化硅膜的栅极绝缘膜31于底涂层以及多晶硅半导体层21和伪多晶硅半导体层25的岛状图案上。
接着，未示出但由钼(Mo)合计制成的导电层形成于栅极绝缘膜31上。蚀刻导电层以形成薄膜晶体管8的栅电极32、扫描和栅极线11以及共用电容器线12。
随后，通过栅电极32将N型或P型杂质掺杂入薄膜晶体管8的源极和漏极区23和24中作为掩模图案。
接着，实施等离子体CVD法以便沉积用350nm氮化硅膜和450nm氧化硅膜堆叠的夹层绝缘膜35于扫描和栅极线11、共用电容器线12和栅极绝缘膜31上。
随后，应用光刻法以便分别形成通过夹层绝缘膜35的接触孔36和37，达到薄膜晶体管8的源极和漏极区23和24。
铝(Al)和高熔点金属的堆叠层(未示出这种堆叠层)形成于夹层绝缘膜35上并被填充入接触孔36和37作为导电层。对导电层执行通过光刻法的蚀刻工艺以便形成视频信号线13、源电极以及漏电极39。
此外，夹层绝缘膜35、视频信号线13和漏电极39由平保护膜41整体覆盖。
接着，再次将通过光刻法的蚀刻工艺应用到保护膜41上以便形成达到漏电极39的接触孔42。
随后，将ITO膜溅射到接触孔42和用于像素电极6的保护膜41。进一步应用通过光刻法的蚀刻工艺以便将像素电极6形成图案。
配向膜43被涂覆于像素电极6和保护膜41上以便完成电路阵列基板2。通过应用与薄膜晶体管基本相同的制造过程，Y轴和X轴驱动电路14和15以及驱动电路16形成于电路阵列基板2的玻璃基板3上的显示部分4的周围位置处。
随后，用反向基板51装配电路阵列基板2以便将电路阵列基板2的配向膜43设置成与反向基板51的配向膜55相对。随后，将液晶层56形成于电路阵列基板2和反向基板51之间。通过密封剂在其周围处密封电路阵列基板2和反向基板51。
此外，用电路阵列基板2和反向基板51装配诸如背光源、起偏器和系统电路的其它部件以完成液晶显示装置1。
如上所述，在形成扫描和栅极线11后，在诸如等离子体CVD或溅射工艺的等离子体方法的应用中，薄膜晶体管8的栅电极32和多晶硅半导体层21之间积聚的静电荷可能引起静电击穿。扫描和栅极线11与台33之间也积聚静电荷。即，电容器Ca形成于薄膜晶体管8的多晶硅半导体层21与台33之间，而电容器Cb也形成于薄膜晶体管8的多晶硅半导体层21与扫描和栅极线11之间，如图2的等效电路所示。
在希望分别简单地增加与台33以及扫描和栅极线11耦合的电容器Ca和Cb的电容的情况中，可以增加扫描和栅极线11的面积。它引起静电荷量本身的增加而没有抑制静电击穿的任何影响。
根据本发明的第一实施例，伪多晶硅半导体层25被设置于电路阵列基板2的底涂层上，与多晶硅半导体层21绝缘，面向扫描和栅极线11与视频信号线13的交叉点，并与扫描和栅极线11以及视频信号线13重叠。
结果，伪多晶硅半导体层25分别增加了耦合到台33与扫描和栅极线11的电容器Cc和Cd的电容。在栅电极32中积聚的静电荷的量与没有伪多晶硅半导体层25的现有技术液晶显示装置相同且由于栅极电压为V＝Q/C(即，栅极电压V和其等效电容器C处的积聚电荷Q)的情况中，可以有效地抑制由于静电荷引起的栅电极32处的电压增加。
因此，可以避免在形成扫描和栅极线11后等离子体CVD或溅射过程中引起的栅极绝缘膜31处可能的静电击穿。此外，还可以降低薄膜晶体管的破坏，即在形成扫描和栅极线11后在夹层绝缘膜35的制造过程中静电荷引起的电路阵列基板2的像素5处的点缺陷产生。因此，有效地提升了具有电路阵列基板2的液晶像素装置1的产量。
由于台33上放置的电路阵列基板2，使得电容器是多晶硅半导体层21和台33之间限定的Ca、多晶硅半导体层21与扫描和栅极线11之间限定的Cb、伪多晶硅半导体层25和台33之间限定的Cc以及伪多晶硅半导体层25与扫描和栅极线11之间限定的Cd。此外，确定伪多晶硅半导体层25的面积以及由扫描和栅极线11覆盖的其面积以满足等式Ca/(Ca+Cb)＜Cc/(Cc+Cd)。
结果，施加到伪多晶硅半导体层25与扫描和栅极线11之间的部分栅极绝缘膜31上的电压大于施加到薄膜晶体管8的多晶硅半导体层21与扫描和栅极线11之间的部分夹层绝缘膜31上的电压。因此，即使在夹层绝缘膜31处积聚静电击穿的静电荷，该静电荷也将通过伪多晶硅半导体层25与扫描和栅极线11之间的部分夹层绝缘膜31予以放电，从而与薄膜晶体管8的多晶硅半导体层21与扫描和栅极线11之间的夹层绝缘膜31相比更早地破坏伪多晶硅半导体层25与扫描和栅极线11的部分夹层绝缘膜31。结果，以极高的可能性保护液晶像素装置1所必需的薄膜晶体管8的多晶硅半导体层21。
此外，薄膜晶体管8的多晶硅半导体层21和伪多晶硅半导体层25以相同的过程并由相同的材料制成。因此，由于这不增加制造过程的数量，可以以较低的成本有效地制造伪多晶硅半导体层25。同时，可以充分增加具有伪多晶硅半导体层25的电路阵列基板2的生产率。
此外，伪多晶硅半导体层25由此后形成的视频信号线13覆盖。结果，部分的像素电极6不由伪多晶硅半导体层25覆盖。因此，伪多晶硅半导体层25不影响像素电极6的光效率。换句话说，伪多晶硅半导体层25的设置在结构上是简单的，而不劣化电路阵列基板2的像素5的孔径比。
第二实施例第一实施例中的伪多晶硅半导体层25由视频信号线13覆盖，但如图5中的本发明第二实施例所示，可以提供某些伪多晶硅半导体层25以便从视频信号线13延伸。这导致这些伪多晶硅半导体层25的面积增加，从而伪多晶硅半导体层25和台33之间限定的电容器可以更大。因此，这充分降低了扫描和栅极线11形成后过程中可能由静电荷引起的电路阵列基板2的像素5处的点缺陷，从而可以改善具有电路阵列基板2的液晶显示装置1的产量。
在用于电路阵列基板2的红、绿和蓝色的像素中，伪多晶硅半导体层25不必在形状上相同。如图5所示，可以通过从视频信号线13仅将用蓝色像素的伪多晶硅半导体层25延伸来进行优化。
本发明不限于上述实施例。本发明不仅可应用于所述的液晶显示装置也可以应用于其它平板显示装置，诸如有机电致发光显示装置，其中液晶层由电致发光材料层代替。
此外，可以与电路阵列基板2分开制造Y轴和X轴驱动电路14和15以及驱动电路16，而以后与电路阵列基板2装配在一起。
虽然，已经以具有特定程度特殊性的应用形式描述了本发明，可以理解，较佳形式的本揭示内容可以在结构的细节上进行改变且部件的组合和排列可以再分类而不背离本发明的精神和范围，如以下所请求的。可以去除实施例的某些部件或者可以组合来自不同实施例的各种部件。
权利要求
1.一种电路阵列基板，其特征在于，包括透光基板；薄膜晶体管，它形成于所述透光基板上，具有第一半导体层、栅极绝缘膜和栅极线；以及第二半导体层，它形成于所述透光基板上，其中，所述栅极线通过所述栅极绝缘膜与所述第一和第二半导体层重叠。
2.如权利要求1所述的电路阵列基板，其特征在于，按一过程制成所述第一半导体层，且按与所述第一半导体层相同的制作过程制成所述第二半导体层。
3.如权利要求2所述的电路阵列基板，其特征在于，所述栅极绝缘膜形成于所述透光基板上，以及所述栅极线形成于所述栅极绝缘膜上。
4.如权利要求3所述的电路阵列基板，其特征在于，进一步包括覆盖所述栅极线和所述栅极绝缘膜的第一绝缘膜，其中所述第一绝缘膜通过应用等离子体化学汽相沉积制成，所述透光基板是玻璃基板，以及所述第一和第二半导体层是多晶硅半导体层。
5.如权利要求4所述的电路阵列基板，其特征在于，进一步包括通过所述第一绝缘膜形成于所述第二半导体层上的视频信号线。
6.如权利要求5所述的电路阵列基板，其特征在于，进一步包括形成于所述视频信号线和所述第一绝缘膜上的保护膜，以及颜色层，它形成于所述保护膜上；其中为所述颜色层设置所述第二半导体层用于。
7.如权利要求1到6中任一项所述的电路阵列基板，其特征在于，使得电容器是通过所述透光基板在所述第一半导体层和参考电位之间限定的Ca，通过所述栅极绝缘膜在所述第一半导体层和所述栅极线之间限定的Cb，通过所述透光基板在所述第二半导体层和所述参考电位之间限定的Cc和所述第二半导体层和所述栅极线之间限定的Cd，以及所述电容器满足等式Ca/(Ca+Cb)＜Cc/(Cc+Cd)。
8.一种具有如权利要求1到7中任一项所述的电路阵列基板的平板显示装置，其特征在于，进一步包括在所述电路阵列基板的主平面上形成的光调制器。
全文摘要
在玻璃基板3上形成相互绝缘的多晶硅半导体层21和伪多晶硅半导体层25。栅极绝缘膜31形成于多晶硅半导体层21、伪多晶硅半导体层25以及玻璃基板3上。栅极绝缘膜31由扫描和栅极线11覆盖，它与多晶硅半导体层21和伪多晶硅半导体层25重叠。多晶硅半导体层21与扫描和栅极线11耦合以限定电容器Ca并与参考电位耦合以限定电容器Cb。同样，伪多晶硅半导体层25与扫描和栅极线11耦合以限定电容器Cc并与参考电位耦合以限定电容器Cd。电容器Cc和Cd增加与这些Ca和Cb并联的电容以抑制在形成扫描和栅极线11后由于过程中产生的静电荷引起的施加到扫描和栅极线11与多晶硅半导体层21之间的栅极绝缘膜31上的电压的增加。因此，可以抑制栅极绝缘膜31处的静电击穿以及像素5的点缺陷。
文档编号G09F9/35GK1584686SQ200410064228
公开日2005年2月23日 申请日期2004年8月18日 优先权日2003年8月18日
发明者川村哲也 申请人:东芝松下显示技术有限公司