专利名称：时钟反相器电路、锁存电路、移位寄存器电路、显示设备驱动电路和显示设备的制作方法
技术领域：
本发明涉及时钟反相器电路、锁存电路、移位寄存器电路、用于显示装置的驱动电路和显示装置，并且例如可适用于包括有机EL(电致发光)器件的平板显示装置。本发明涉及这样一种技术，在该技术中，由一组晶体管实现的以互补方式执行开关操作的开关电路形成一串联电路，该串联电路的连接中点的输出被输出到反相器电路，输入信号被输入到串联电路的一端，并且从反相器电路输出并与串联电路的连接中点的输出相对应的信号被提供到该串联电路的相对端，从而允许仅利用单沟道晶体管进行操作。
背景技术：
传统上，在平板显示装置中，在垂直驱动电路中提供的移位寄存器电路顺序传送驱动信号，以生成用于像素的驱动信号，例如在日本未审查专利申请公布No.5-265411中公开的那样。这种移位寄存器电路通过串联连接锁存电路来形成，该锁存电路用于参考时钟锁存输入信号并输出所得到的信号，例如在日本未审查专利申请公布No.5-241201中公开的那样。
图1是示出锁存电路的线路图。在锁存电路1中，P沟道MOS晶体管TR1和TR2以及N沟道MOS晶体管TR3和TR4串联连接在电源Vcc和地之间。如图2中的部分(A)所示，输入信号IN被从前级输入到电源侧的晶体管TR1和地侧的晶体管TR4，并且时钟CK和时钟CKX(其是时钟CK的反相信号)被输入到相应的内部晶体管TR2和TR3(图2中的部分(B)和(C))。晶体管TR1到TR4形成参考时钟CK进行操作的时钟反相器电路2。
类似地，P沟道MOS晶体管TR5和TR6以及N沟道MOS晶体管TR7和TR8串联连接在电源Vcc和地之间。以与晶体管TR1和TR4相反的方式，时钟CKX和时钟CK被输入到相应的内部晶体管TR6和TR7。从而，晶体管TR5到TR8形成时钟反相器电路3，该电路参考与时钟CK具有相反极性的时钟CKX进行操作。
在锁存电路1中，时钟反相器电路2和3的输出被输入到反相器电路4，在反相器电路4中，P沟道MOS晶体管TR9和N沟道MOS晶体管TR10串联连接在电源Vcc和地之间。反相器电路4的输出被反馈回时钟反相器电路3的输入。利用该配置，形成了用于基于时钟CK锁存输入信号IN的锁存电路。反相器电路4的输出OUT(图2中的部分(D))被输出到下一级。
移位寄存器电路以这样的方式形成，即用于响应于这样的时钟CK的上升而锁存输入信号IN的锁存电路1和在其中时钟CK和CKX的连接相对于锁存电路1被互换的锁存电路交替串联连接。由时序发生器生成的驱动信号被提供到第一级处的锁存电路并被顺序传送，从而生成每个像素的驱动信号。
构成这种移位寄存器的锁存电路具有一个缺点，即难以使用可以形成在玻璃基板上的无定形硅TFT(薄膜晶体管)来制作锁存电路。即，无定形硅TFT(薄膜晶体管)表现出很小的迁移率(约为包含单晶硅或多晶硅的晶体管的1/100)，从而造成无法制作P沟道晶体管的缺点。
在利用无定形硅配置像素的平板显示装置中，布置有像素的像素部分形成在玻璃基板上，并且利用单晶硅或多晶硅在独立工艺中制作的驱动电路连接到玻璃基板上的像素部分。
即，如图3所示，在这种类型的平板显示装置11中，像素以矩阵形式排列的像素部分12形成在玻璃基板13上。在独立工艺中，利用单晶硅、多晶硅等通过移位寄存器形成包括垂直驱动电路14A和14B在内的集成电路，垂直驱动电路14A和14B用于逐行顺序驱动像素部分12的像素。然后，包括垂直驱动电路14A和14B在内的集成电路与用于设置像素灰级(gradation)的水平驱动电路15的集成电路一同被安排在玻璃基板13的周围。
如果这种包括移位寄存器电路的驱动电路可以利用包含无定形硅的TFT制作，则这种驱动电路和像素可被整体形成在玻璃基板上。相应地，可以简化这种平板显示装置的制造工艺。为此，有必要提供仅利用单沟道晶体管进行操作的时钟反相器电路和锁存电路，该单沟道晶体管可以利用无定形硅TFT制造。
发明内容
考虑到上述因素提出了本发明，本发明提供了一种仅利用单沟道晶体管进行操作的时钟反相器电路、锁存电路、包括该锁存电路的移位寄存器、显示装置驱动电路和显示装置。
为了克服上述问题，本发明适用于其中所有晶体管都是相同沟道晶体管的时钟反相器电路。该时钟反相器电路包括第一串联电路，在该第一串联电路中，基于时钟以互补方式执行开关操作的一组晶体管被串联连接，输入信号被输入到串联电路的一端；包括一组晶体管的第一反相器电路，第一串联电路的连接中点被连接到晶体管之一的栅极；以及包括一组晶体管的第二反相器电路，该组晶体管将输出信号输入到第一串联电路的相对端，输出信号的信号电平响应于第一串联电路的连接中点的输出而变化。
在本发明的配置中，时钟反相器电路包括第一串联电路，在该第一串联电路中，基于时钟以互补方式执行开关操作的一组晶体管被串联连接，输入信号被输入到串联电路的一端；包括一组晶体管的第一反相器电路，第一串联电路的连接中点连接到晶体管之一的栅极；以及包括一组晶体管的第二反相器电路，该组晶体管将输出信号输入到第一串联电路的相对端，输出信号的信号电平响应于第一串联电路的连接中点的输出而变化。利用该配置，例如，所有晶体管都由N沟道晶体管形成，并且在第一串联电路的输出被设置为响应于一端的开关电路的接通操作而对应于输入信号时，第一串联电路的输出可被设置为响应于另一端的开关电路的接通操作而维持第一串联电路的输出。从而，可以维持响应于一端的开关电路的接通状态而接收到的输入信号的信号电平。从而，时钟反相器电路中的所有晶体管都可以由N沟道晶体管形成。
本发明还适用于其中所有晶体管都是相同沟道晶体管的锁存电路。该锁存电路包括第一串联电路，在该第一串联电路中，基于时钟以互补方式执行开关操作的一组晶体管被串联连接，输入信号被输入到串联电路的一端；包括一组晶体管的第一反相器电路，第一串联电路的连接中点被连接到晶体管之一的栅极；以及包括一组晶体管的第二反相器电路，该组晶体管将输出信号输入到第一串联电路的相对端，输出信号的信号电平响应于第一串联电路的连接中点的输出而变化。
本发明还适用于锁存电路在其中顺序传送驱动信号的移位寄存器电路。在锁存电路中，所有晶体管都由相同沟道晶体管形成。该锁存电路包括第一串联电路，在该第一串联电路中，基于时钟以互补方式执行开关操作的一组晶体管被串联连接，输入信号被输入到串联电路的一端；包括一组晶体管的第一反相器电路，第一串联电路的连接中点被连接到晶体管之一的栅极；以及包括一组晶体管的第二反相器电路，该组晶体管将输出信号输入到第一串联电路的相对端，输出信号的信号电平响应于第一串联电路的连接中点的输出而变化。
本发明还可适用于像素以矩阵形式排列的显示装置的驱动电路。在驱动电路中，包括锁存电路的移位寄存器电路顺序传送驱动信号，以生成像素的驱动信号。在锁存电路中，所有晶体管都由相同沟道晶体管形成。该锁存电路包括第一串联电路，在该第一串联电路中，基于时钟以互补方式执行开关操作的一组晶体管被串联连接，输入信号被输入到串联电路的一端；包括一组晶体管的第一反相器电路，第一串联电路的连接中点被连接到晶体管之一的栅极；以及包括一组晶体管的第二反相器电路，该组晶体管将输出信号输入到第一串联电路的相对端，输出信号的信号电平响应于第一串联电路的连接中点的输出而变化。
本发明还适用于像素以矩阵形式排列的显示装置。在显示装置中，包括锁存电路的移位寄存器电路顺序传送驱动信号，以生成像素的驱动信号。在锁存电路中，所有晶体管都由相同沟道晶体管形成。该锁存电路包括第一串联电路，在该第一串联电路中，基于时钟以互补方式执行开关操作的一组晶体管被串联连接，输入信号被输入到串联电路的一端；包括一组晶体管的第一反相器电路，第一串联电路的连接中点被连接到晶体管之一的栅极；以及包括一组晶体管的第二反相器电路，该组晶体管将输出信号输入到第一串联电路的相对端，输出信号的信号电平响应于第一串联电路的连接中点的输出而变化。
从而，例如，根据本发明的配置，所有晶体管都可由N沟道晶体管形成，以形成锁存电路和移位寄存器电路。根据本发明的配置，可以利用这些移位寄存器形成显示装置驱动电路。另外，根据本发明的配置，可以提供包括移位寄存器电路的显示装置。
根据本发明，可以提供仅利用单沟道晶体管进行操作的时钟反相器电路和锁存电路、包括该锁存电路的移位寄存器电路以及包括该移位寄存器电路的显示装置驱动电路和显示装置。
图1是示出了应用于已知平板显示装置的垂直驱动电路的时钟反相器电路的线路图。
图2是用于描述图1所示的时钟反相器电路的操作的时序图。
图3是示出了已知平板显示装置的配置的框图。
图4是示出了根据本发明第一实施例的平板显示装置的框图。
图5是示出了图4所示的平板显示装置中的垂直驱动电路的线路图。
图6是用于描述图5所示的垂直驱动电路中的锁存电路的操作的时序图。
图7是用于描述图5所示的垂直驱动电路中的锁存电路的操作的线路图。
图8是用于描述图7所示的操作之后的操作的线路图。
图9是示出了根据本发明第二实施例的平板显示装置中的垂直驱动电路的线路图。
图10是示出了根据本发明第三实施例的平板显示装置中的垂直驱动电路的线路图。
具体实施例方式
下面参考附图详细描述本发明的实施例。
(1)第一实施例的配置图4是示出了根据本发明第一实施例的平板显示装置的框图。在该平板显示装置21中，像素部分22、垂直驱动电路23A和23B以及水平驱动电路24利用无定形硅N沟道TFT被整体形成在玻璃基板25上。包括有机EL器件在内的像素以矩阵形式排列在像素部分22上。垂直驱动电路23A和23B经由扫描线将驱动信号输出到像素部分22，扫描线被提供为沿像素部分22的水平方向伸展。水平驱动电路24经由信号线设置各个像素的灰级，信号线被提供为沿像素部分22的垂直方向伸展。在平板显示装置21中，时序发生器(TG)26生成垂直驱动电路23A和23B以及水平驱动电路24的操作所需的各种驱动信号、时钟等等，并将驱动信号等提供到位于玻璃基板25上的垂直驱动电路23A和23B以及水平驱动电路24。另外，指示每个像素的灰级的灰级数据D1被提供到水平驱动电路24。从而，显示期望的图像。
图5是示出了垂直驱动电路23A的线路图。在垂直驱动电路23A中，锁存电路31A、31B、31A、...沿像素部分22的垂直方向顺序传送从时序发生器26输出的驱动信号IN，缓冲电路32将从各个电路31A、31B、31A、...输出的信号输出到像素部分22的相应扫描线。垂直驱动电路23B与垂直驱动电路23A具有相同的配置，除了如上所述从定时发生器26输出的并被传送的驱动信号不同以外。从而，这里省略对垂直驱动电路23B的描述。
垂直驱动电路23A是这样构成的，即使得用于基于时钟CK(占空比约为50％)锁存输入信号的锁存电路31A和用于基于时钟CKX(其是时钟CK的反相信号)锁存输入信号的锁存电路31B交替串联连接。由时序发生器26生成的驱动信号IN被输入到第一级的锁存电路31A中。
在用于基于时钟CK锁存输入信号的每个锁存电路31A中，晶体管TR1和TR2的栅极分别被时钟CK和CKX驱动，并且晶体管TR1和TR2提供开关电路，该电路通过以互补方式切换操作来执行接通/断开操作。开关电路串联连接，从而形成开关电路的串联电路。在第一级的锁存电路31A中，从时序发生器26输出的驱动信号IN被输入到串联电路的一端，即输入到基于时钟CK而接通的晶体管TR1。在并不位于第一级的每个锁存电路31A中，前级锁存电路31B的输出信号被输入到锁存电路31A的一端。在锁存电路31A中，其信号电平根据串联电路的连接中点的输出而变化的输出信号被输入到串联电路的相对端。在该实施例中，下面将要描述的第二反相器电路34的输出信号被用作输出信号。
即，在锁存电路31A中，晶体管TR3和TR4串联连接在电源Vcc1和地之间以形成第一反相器电路33，类似地，晶体管TR5和TR6串联连接以形成第二反相器电路34。在第一和第二反相器电路33和34中，在电源电压Vcc一侧的晶体管TR4和TR6的栅极分别连接到参考电压Vcc2。在位于前级一侧的反相器电路33中，地侧的晶体管TR3的栅极连接到晶体管TR1和TR2的连接中点。类似地，在位于后级一侧的反相器34中，包括前级晶体管TR3和TR4在内的反相器电路33的输出被输入到地侧的晶体管TR5的栅极。第二反相器电路34的输出被用作锁存电路31A的输出OUT。
从而，如图6和7所示，在锁存电路31A中，信号电平在预定定时上升的输入信号IN(图6的部分(A))被输入。根据时钟信号CK和CKX的上升和下降(图6的部分(B)和(C))，输入信号IN经由由晶体管TR1实现的开关电路被提供到由包括晶体管TR3和TR4的反相器电路33和包括晶体管TR5和TR6的反相器电路34构成的串联电路。响应于输入信号IN的上升，输出信号OUT(图6的部分(C))也上升。
在如上所述输出信号OUT上升后，当时钟CK开始下降而时钟CKX开始上升时，由晶体管TR1和TR2实现的开关电路分别被切换到断开(OFF)状态和接通(ON)状态，如图8所示。这种情况下，从第二反相器34输出并且被输入到切换到接通状态的开关电路的信号被维持在高电平，即使在晶体管TR1由于栅极电容而切换到断开状态之后也是如此。因此，第二反相器电路34的输出信号(该输出信号维持在高电平)经由由晶体管TR2实现的开关电路被即刻输入到由反相器电路33和34构成的串联电路。从而，维持了基于时钟CK而接收的输入信号IN的信号电平。
从而，类似地，在锁存电路31A中，在输入信号IN下降后，响应于时钟CK和时钟CKX的上升和下降，接收并维持输入信号IN的信号电平。
作为对比，在参考时钟CKX进行操作的锁存电路31B中，用于驱动由晶体管TR1和TR2实现的开关电路的时钟以与锁存电路31A的情形相反的方式分别被设为时钟CKX和时钟CK。从而，前级锁存电路31A的锁存结果在带有时钟CK的一半周期的延迟的情况下被输出。
如上所述，在垂直驱动电路23A中配置有移位寄存器电路，并且从时序发生器26输出的驱动信号IN被顺序输出，但该输出带有时钟CK的一半周期的延迟。
在锁存电路31A中，为了确保当反相器电路33和34的串联电路输出带有延迟的输入信号IN时在反相器电路33和34输出处的输出信号下降到具有适当的信号电平，地侧的晶体管TR3和TR5被制作为比在电源Vcc一侧的晶体管TR4和TR6具有更大的尺寸，以减少导通电阻。
反相器电路33和34的参考电压Vcc2被设置为比电源Vcc的电压更高的电压，以对应于在电源Vcc一侧的晶体管TR4和TR6的阈值电压，从而使反相器电路33和34不切断输出。
如上所述，在该实施例中，晶体管TR1和TR2构成第一串联电路，该串联电路由一组以互补方式切换到接通状态的晶体管构成，而晶体管TR3和TR4构成由一组晶体管构成的第一反相器电路，其中第一串联电路的连接中点将晶体管之一的栅极连接到第一反相器电路。晶体管TR5和TR6构成第二反相器电路，该第二反相器电路由输出输入信号的同相(in-phase)信号的一对晶体管构成，该同相信号的信号电平相对于输入信号IN具有的延迟不同。在该实施例中，输入信号IN被输入到第一串联电路的一端，而同相信号被输入到第一串联电路的相对端。
(2)第一实施例的操作在上述配置中，在平板显示装置21(图4)中，在像素部分22中提供的像素由从垂直驱动电路23A和23B输出的驱动信号逐行驱动，并且相应信号的灰级由从水平驱动电路24输出到相应信号线的驱动信号顺序设置，从而显示期望的图像。在平板显示装置21(图5)中，从时序发生器26输出的驱动信号IN沿像素部分22的垂直方向由移位寄存器顺序传送，并且移位寄存器各级的输出信号被输出到像素部分22的相应扫描线，从而通过垂直驱动电路23A和23B执行像素驱动。在平板显示装置21中，移位寄存器由串联电路形成，该串联电路由锁存电路31A、31B、31A、31B、...构成。
在锁存电路31A中，从时序发生器26输出的驱动信号IN或从前级锁存电路31B输出的驱动信号被提供到由开关电路构成的第一串联电路，该开关电路由以互补方式执行接通/断开操作的晶体管TR1和TR2实现，并且第一串联电路的连接中点的输出经由第一和第二反相器33和34被输出到下一级。在锁存电路31A中，输入信号IN经由第一串联电路的晶体管TR1输入。这样，当用于控制晶体管TR1的接通和断开的时钟信号CK上升时，锁存电路31A的输出OUT被设为具有输入信号IN的信号电平，并带有对应于反相器33和34的操作时间的延迟。从而，参考时钟信号CK获得了输入信号IN的信号电平。
当时钟CK下降时，晶体管TR2被时钟信号CKX(其是时钟CK的反相信号)接通，并且被延迟了对应于反相器电路33和34的操作时间的时间量的输出信号OUT经由晶体管TR2被输入到第一串联电路，从而维持了在时钟信号CK上升时设置的输出信号OUT的信号电平。
从而，在锁存电路31A中，N沟道晶体管TR1到TR6可用来锁存输入信号IN并输出所得到的信号。
在移位寄存器电路中，上述用于基于时钟信号CK锁存输入信号的锁存电路31A和用于基于时钟CKX(其是时钟CK的反相信号)锁存输入信号的锁存电路31B交替串联连接。在锁存电路31B中，时钟CK和时钟CKX相对于锁存电路31A被互换。利用这种配置，从时序发生器26输出的驱动信号在时钟CK的一半周期处被顺序传送。从而，在该移位寄存器电路中，所有的晶体管都可由N沟道晶体管形成以生成驱动信号。
因此，平板显示装置21和作为平板显示装置21的驱动电路的垂直驱动电路可以利用无定形硅TFT来形成，并且平板显示装置可以通过简单的工艺来制作，在该工艺中，驱动电路和像素部分整体形成在玻璃基板上。
(3)第一实施例的优点根据上述配置，由一组以互补方式进行开关操作的晶体管实现的开关电路构成一串联电路，该串联电路的连接中点的输出被输出到反相器电路，输入信号被输入到串联电路的一端，而从反相器电路输出并且对应于串联电路的连接中点的输出的信号被提供到串联电路的相对端。利用该配置，可以提供仅利用单沟道晶体管进行操作的锁存电路、包括该锁存电路的移位寄存器、显示装置驱动电路和显示装置。
相对于串联电路的连接中点的输出被输入到的第一反相器电路，还提供了第二反相器电路，其中第一反相器电路的输出信号被输入到第二反相器电路的其中一个晶体管的栅极。第二反相器电路的输出信号被输入到串联电路的相对端。利用该配置，可以利用简单配置生成相对于输入信号具有延迟的信号。
(4)第二实施例图9是示出了在根据本发明第二实施例的平板显示装置中的垂直驱动电路的线路图。在该垂直驱动电路40A或40B中，使用了锁存电路41A和41B来代替上述第一实施例中的锁存电路31A和31B。根据第二实施例的平板显示装置与第一实施例中描述的平板显示装置21具有相同的配置，除了锁存电路41A和41B的配置不同以外。从而，这里省略其冗余描述。
在上述第一实施例的锁存电路31A和31B中，反相器电路33和34的地侧晶体管TR3和TR5的尺寸必须被制作为大尺寸以充分地减少导通电阻，从而确保输出信号OUT具有足够的动态范围。此外，当地侧晶体管TR3和TR5接通时，电流从电源Vcc流到地，从而增加了功耗。如图6的部分(E)所示，还有一个缺点在于输出信号OUT的上升沿和下降沿较圆滑(rounded)。在该实施例中，消除了第一实施例的缺点。
即，类似于根据第一实施例的锁存电路31A，第二实施例中的锁存电路41A包括由晶体管TR1和TR2构成的第一串联电路、由晶体管TR3和TR4构成的反相器电路33以及由晶体管TR5和TR6构成的第二反相器电路34。输入信号IN或前级的输出信号被输入到第一串联电路的一端，第二反相器电路34的输出信号被输入到第一串联电路的相对端。串联电路的连接中点的输出被输入到反相器电路33，并且反相器电路33的输出信号被输入到第二反相器电路34。
锁存电路41A具有相对于第一系统的第二系统，其中第一系统包括第一串联电路、第一反相器电路33和第二反相器电路34。第二系统包括对应于第一串联电路、第一反相器电路33和第二反相器电路34的第一串联电路、第一反相器电路33A和第二反相器电路34A。
类似于第一系统，在第二系统中，由晶体管TR7和TR8实现的开关电路形成第一串联电路，这两个晶体管用于通过基于时钟CK和CKX以互补方式执行接通/断开操作而进行开关操作。在第一反相器电路33A中，晶体管TR9和TR10串联连接，并且由晶体管TR7和TR8构成的串联电路的连接中点的输出被输入到地侧晶体管TR9的栅极。在第二反相器电路34A中，晶体管TR9和TR10串联连接，并且第一反相器电路33A的输出信号被输入到地侧晶体管TR11的栅极。另外，第二反相器电路34A的输出信号被反馈回晶体管TR7和TR8的串联电路的相对端。
第二系统被形成为与上述第一系统相对应。极性相对于被输入到第一系统的输入信号IN相反的输入信号INX被输入到由晶体管TR7和TR8构成的串联电路在时钟CK一侧的一端，从而与第一系统相对应的那些部分生成相对于第一系统具有相反极性的信号。
在锁存电路41A中，具有相反极性的信号控制第一系统中第一和第二反相器电路33和34的电源侧晶体管TR4和TR6的接通和断开，从而反相器电路33和34中的电源侧晶体管TR4和TR6以及地侧晶体管TR3和TR5以互补方式执行接通/断开操作。这防止了反相器电路33和34的输出信号的上升沿和下降沿的圆滑，并减少了功耗。此外，即使当反相器电路33和34中的晶体管TR3到TR6被形成具有小尺寸时，也可以输出具有足够动态范围的输出信号OUT。
类似地，在锁存电路41A中，关于第二系统中的第一和第二反相器33A和34A，相对于第一系统具有相反极性的信号控制电源侧晶体管TR10和TR12的接通和断开。从而，反相器电路33A和34A中的电源侧晶体管TR10和TR12以及地侧晶体管TR9和TR11也以互补方式接通和断开。这防止了反相器电路33A和34A的输出信号的上升沿和下降沿的圆滑，并减少了功耗。此外，即使当反相器电路33A和34A中的晶体管TR9到TR12被形成具有小尺寸时，也可以输出具有足够动态范围的输出信号OUT。
即，在锁存电路41A中，在第一系统的反相器电路33中，第二系统中的晶体管TR7和TR8的连接中点的输出被输入到电源侧晶体管TR4的栅极，而在第一系统的第二反相器电路34中，第二系统中的第一反相器电路34A的输出信号被输入到电源侧晶体管TR6的栅极。类似地，在第二系统的第一反相器电路33A中，第一系统中的晶体管TR1和TR2的连接中点的输出被输入到电源侧晶体管TR10的栅极，而在第二系统的第二反相器电路34A中，第一系统中的第一反相器电路34的输出信号被输入到电源侧晶体管TR12的栅极。
利用该配置，锁存电路41A中的晶体管TR1到TR12可以被形成具有基本相同的小尺寸。输入信号IN的反相信号INX由时序发生器26生成。
锁存电路41A将第一和第二系统的输出信号输出到下一级的锁存电路41B。该下一级的锁存电路41B被形成使得时钟CK和时钟CKX相对于基于时钟CK锁存输入信号的锁存电路41A被切换。
从而，在该实施例中，锁存电路41A、41B、41A、...顺序传送带有时钟CK的一半周期的延迟的驱动信号IN，并且所得到的驱动信号经由缓冲电路32被输出到每个扫描线。
在图9所示的配置中，形成有对应于第一系统的第二系统，并且第一系统和第二系统生成具有相反极性的信号，并且该具有相反极性的信号被用于控制第一和第二系统中的反相器电路的电源侧晶体管的接通和断开。这实现了功耗的减少，输出信号的转变的改善以及能够利用小晶体管形成电路，从而提供了类似于第一实施例的优点。
(5)第三实施例图10是示出了在根据本发明第三实施例的平板显示装置中的垂直驱动电路的线路图。在该垂直驱动电路50A或50B中，使用了锁存电路51A和51B，来代替上述第一实施例中的锁存电路31A和31B。第三实施例中的平板显示装置与上述第一实施例中的平板显示装置21具有相同的配置，除了锁存电路51A和51B的配置不同以外。从而，这里省略其冗余描述。
类似于根据第一实施例的锁存电路31A，锁存电路51A包括由晶体管TR1和TR2构成的第一串联电路和由晶体管TR3和TR4构成的反相器电路33。输入信号IN或前级的输出信号被输入到第一串联电路的一端，第一串联电路的连接中点的输出被输入到反相器电路33。
在锁存电路51A中，类似于第一串联电路，第二串联电路由开关电路构成，该开关电路由通过基于时钟CK和CKX执行接通/断开操作而以互补方式进行开关操作的晶体管TR5和TR6实现。输入信号IN的反相信号INX或前级的输出信号OUT的反相信号被输入到第二串联电路在时钟CK一侧的一端。晶体管TR7和TR8形成反相器电路33B，并且第二串联电路的连接中点的输出被输入到反相器电路33B的地侧晶体管TR7。
从而，在锁存电路51A中，由晶体管TR5和TR6构成的第二串联电路和反相器33B生成相对于包括由晶体管TR1和TR2构成的第一串联电路以及反相器电路33的系统具有相反极性的相应信号。对应于第一串联电路的连接中点的输出的输出信号对于第二串联电路是由反相器电路33B生成的，而对应于第二串联电路的连接中点的输出的输出信号对于第一串联电路是由反相器电路33生成的。
利用该配置，在锁存电路51A中，反相器电路33B的输出信号被输入到第一串联电路的相对端，而反相器电路33的输出信号被输入到第二串联电路的相对端。第二串联电路的连接中点的输出被输入到反相器电路33的电源侧晶体管TR4，而第一串联电路的连接中点的输出被输入到反相器电路33B的电源侧晶体管TR8。反相器电路33和33B的输出信号也被输出到下一级。
在基于时钟CKX的锁存电路51B中，时钟CK和时钟CKX是互换的，并且锁存电路51B与基于时钟CK的锁存电路51A具有相同的配置。在垂直驱动电路50A和50B中，根据锁存电路51A和51B的配置，到相应缓冲器电路32的输入在基于时钟CK的锁存电路51A和基于时钟CKX的锁存电路51B之间是互换的。
在该实施例中，简化了锁存电路的配置，并且可以提供类似于第二实施例中的优点。
(6)其他实施例在上述实施例中描述了作为垂直驱动电路的移位寄存器的情形，其目的是输出与输入信号具有相同相位的信号，但是本发明并不限于此。例如，缓冲器电路也可以通过反相器电路配置，以便输出与输入信号具有相反相位的信号。在这种情况下，在第一实施例的配置中，第一反相器电路33的输出信号可被输出到缓冲器电路，而在第二实施例的配置中，第二系统一侧的输出信号可被输出到缓冲器电路。另外，在第三实施例的配置中，锁存电路51A和51B中反相器电路33和33B一侧的输出信号可被输出到缓冲器电路。从而，这种情况下，在每个实施例的配置中，接收基于时钟CK的输入信号IN并输出反相信号的时钟反相器电路是串联连接的，以构成移位寄存器电路。
尽管在上述实施例中描述了扫描线由与从时序发生器输出的驱动信号具有相同极性的信号驱动的情形，但是本发明并不限于此，从而可广泛适用于扫描线由具有相反极性的信号驱动的情形。
尽管在上述实施例中描述了前级的输出被输入到反相器电路中的地侧晶体管的情形，但是本发明并不限于此。相反地，输出可被输入到电源侧晶体管。
尽管在上述实施例中描述了锁存电路和时钟反相器电路由N沟道晶体管构成的情形，但是本发明并不限于此。本发明可广泛适用于锁存电路和时钟反相器电路由具有相同极性的晶体管构成的情形，例如其利用P沟道晶体管制作的情形。在这种情形中，由于无定形工艺而可能难以实现制作。然而，由于可以利用具有相同极性的晶体管进行制作，因此可以相应简化工艺。
尽管在上述实施例中描述了驱动电路和像素部分被集成制作在玻璃基板上的情形，但是本发明并不限于此。例如，本发明可广泛适用于在独立工艺中执行制作的情形，还可适用于利用单晶硅多晶硅执行制作的情形。在这种情形中，由于可以利用具有相同极性的晶体管进行制作，因此可以相应简化工艺。
尽管在上述实施例中描述了根据本发明的锁存电路和时钟反相器电路被应用于平板显示装置的驱动电路的情形，但是本发明并不限于此，从而可广泛适用于各种驱动电路和逻辑电路。
尽管在上述实施例中描述了本发明被应用于包括有机EL器件在内的平板显示装置的情形，但是本发明并不限于此，从而可广泛适用于各种显示装置，如液晶显示装置。
工业实用性本发明例如可适用于包括有机EL器件的平板显示装置。
权利要求
1.一种其中所有晶体管都是相同沟道晶体管的时钟反相器电路，所述时钟反相器电路包括第一串联电路，在所述第一串联电路中，基于时钟以互补方式执行开关操作的一组晶体管被串联连接，输入信号被输入到所述串联电路的一端；包括一组晶体管的第一反相器电路，所述第一串联电路的连接中点被连接到所述晶体管之一的栅极；以及包括一组晶体管的第二反相器电路，该组晶体管将输出信号输入到所述第一串联电路的相对端，所述输出信号的信号电平响应于所述第一串联电路的连接中点的输出而变化。
2.一种其中所有晶体管都是相同沟道晶体管的锁存电路，所述锁存电路包括第一串联电路，在所述第一串联电路中，基于时钟以互补方式来切换操作的一组晶体管被串联连接，输入信号被输入到所述串联电路的一端；包括一组晶体管的第一反相器电路，所述第一串联电路的连接中点被连接到所述晶体管之一的栅极；以及包括一组晶体管的第二反相器电路，该组晶体管将输出信号输入到所述第一串联电路的相对端，所述输出信号的信号电平响应于所述第一串联电路的连接中点的输出而变化。
3.如权利要求2所述的锁存电路，其中所述第二反相器电路是将所述第一反相器电路的输出信号输入到所述晶体管之一的反相器电路。
4.如权利要求3所述的锁存电路，还具有相对于包括所述第一串联电路、所述第一反相器电路和所述第二反相器电路的第一系统的第二系统，所述第二系统包括与包括在所述第一系统中的所述第一串联电路、所述第一反相器电路和所述第二反相器电路相对应的第一串联电路、第一反相器电路和第二反相器电路；其中所述输入信号的反相信号被输入到所述第二系统中的第一串联电路的一端，并且所述第二系统中的第二反相器电路的输出被输入到所述第二系统中的第一串联电路的相对端，所述第一系统中的第一串联电路的连接中点被连接到所述第二系统中的第一反相器电路的另一个晶体管的栅极，并且所述第一系统中的第一反相器电路的输出被输入到所述第二系统中的第二反相器电路的另一个晶体管的栅极；并且其中所述第二系统中的第一串联电路的连接中点被连接到所述第一系统中的第一反相器电路的另一个晶体管的栅极，并且所述第二系统中的第一反相器电路的输出被输入到所述第一系统中的第二反相器电路的另一个晶体管的栅极。
5.如权利要求2所述的锁存电路，还具有包括一组晶体管的第二串联电路，该组晶体管与所述第一串联电路中的那组晶体管相协同地以互补方式执行开关操作，其中，在所述第二串联电路中，所述输入信号的反相信号被输入到与所述第一串联电路的所述一端相对应的一端，并且所述第一反相器电路的输出被输入到与所述第一串联电路的所述相对端相对应的一端；其中，所述第一反相器电路中的另一个晶体管的栅极被连接到所述第二串联电路中的那组晶体管的连接中点；并且其中所述第二串联电路的连接中点被连接到所述第二反相器电路中的晶体管之一的栅极，并且所述第二反相器电路中的另一个晶体管的栅极被连接到所述第一串联电路中的那组晶体管的连接中点。
6.一种锁存电路在其中顺序传送驱动信号的移位寄存器电路，其中，在所述锁存电路中，所有晶体管都由相同沟道晶体管形成，并且所述锁存电路包括第一串联电路，在所述第一串联电路中，基于时钟以互补方式执行开关操作的一组晶体管被串联连接，输入信号被输入到所述串联电路的一端；包括一组晶体管的第一反相器电路，所述第一串联电路的连接中点被连接到所述晶体管之一的栅极；以及包括一组晶体管的第二反相器电路，该组晶体管将输出信号输入到所述第一串联电路的相对端，所述输出信号的信号电平响应于所述第一串联电路的连接中点的输出而变化。
7.一种用于像素以矩阵形式排列的显示装置的驱动电路，其中包括锁存电路的移位寄存器电路顺序传送驱动信号，以生成所述像素的驱动信号，并且其中，在所述锁存电路中，所有晶体管都由相同沟道晶体管形成，并且所述锁存电路包括第一串联电路，在所述第一串联电路中，基于时钟以互补方式执行开关操作的一组晶体管被串联连接，输入信号被输入到所述串联电路的一端；包括一组晶体管的第一反相器电路，所述第一串联电路的连接中点被连接到所述晶体管之一的栅极；以及包括一组晶体管的第二反相器电路，该组晶体管将输出信号输入到所述第一串联电路的相对端，所述输出信号的信号电平响应于所述第一串联电路的连接中点的输出而变化。
8.一种像素以矩阵形式排列的显示装置，其中包括锁存电路的移位寄存器电路顺序传送驱动信号，以生成所述像素的驱动信号，并且其中，在所述锁存电路中，所有晶体管都由相同沟道晶体管形成，并且所述锁存电路包括第一串联电路，在所述第一串联电路中，基于时钟以互补方式执行开关操作的一组晶体管被串联连接，输入信号被输入到所述串联电路的一端；包括一组晶体管的第一反相器电路，所述第一串联电路的连接中点被连接到所述晶体管之一的栅极；以及包括一组晶体管的第二反相器电路，该组晶体管将输出信号输入到所述第一串联电路的相对端，所述输出信号的信号电平响应于所述第一串联电路的连接中点的输出而变化。
全文摘要
本发明可应用于例如使用有机EL元件的平板显示设备。包括执行互补的接通/断开操作的一组晶体管(TR1、TR2)的开关电路被用于形成串联电路。该串联电路的连接中点的输出被输出到反相器电路(33)。输入信号(IN)被输入到串联电路的一端，而与串联电路的连接中点的输出相对应的反相器电路(34)的输出信号被提供到串联电路的另一端。
文档编号G09G3/20GK1886896SQ2004800354
公开日2006年12月27日 申请日期2004年11月18日 优先权日2003年12月1日
发明者山下淳一, 内野胜秀 申请人:索尼株式会社