双向移位暂存器及其驱动方法

专利名称：双向移位暂存器及其驱动方法
技术领域：
本发明是有关于一种移位暂存器，且特别是有关于一种双向移位暂存器及其驱动方法。
背景技术：
在目前液晶显示器的工艺中，有部分的厂商透过栅极驱动电路基板(Gate driverOn Array, GOA)的技术制作移位暂存器，来减少显示器面板对于大量驱动IC的材料依赖性，藉以符合轻薄短小的设计趋势。在所述的栅极驱动电路基板中所使用的薄膜晶体管(简称TFT)又可以分为几种不同的工艺，而不同工艺的TFT具有各自优缺点，举例来说，非晶硅薄膜晶体管(简称a-SiTFT)的均匀性虽佳，但是a-Si TFT的电子移动率较差，若要使用a-Si TFT制作移位暂存器，所需的电路布局面积较大。另外，由于非晶氧化铟镓锌薄膜晶体管(简称IGZO TFT)具有较高的电子移动率，近来也成为栅极驱动电路基板所使用的工艺之一。然而当栅极驱动电路基板使用所述的a-Si TFT或IGZO TFT作为电路组成元件时，面临了几个问题。举例来说，当栅极驱动电路基板处于关闭(off)状态时，其通常是以O伏特当作TFT的关闭电压，但是有时会因为a -Si TFT或IGZO TFT的元件特性导致所述的关闭电压产生飘移而造成漏电流偏高与涟波(Ripple)的问题，严重时还可能导致所述的移位暂存器发生输出失效的问题。另外，当栅极驱动电路基板处于导通(on)状态时，其部分的TFT因产生漏电情形而降低阵列基板驱动电路的充电能力，虽可透过增加稳压电路来改善所述的漏电情形与涟波问题，但所述的稳压电路亦会增加电路布局的面积并提高成本，不符合目前的设计趋势。

发明内容
本发明提出一种双向移位暂存器及其驱动方法，透过对称的电路架构与信号控制时序，使移位暂存器可双向操作，并使输出缓冲级操作在逆偏状态，以阻隔漏电路径并缩小电路布局的面积，进而提升双向移位暂存器的稳定性。因此，本发明的双向移位暂存器包括有第一暂存器电路与第二暂存器电路。所述的第一暂存器电路包括有第一暂存器级与第一输出缓冲级。所述的第一暂存器级具有第一端、第二端与输出端，而第一暂存器级的第一端电性I禹接于前一个双向移位暂存器的第二暂存器级的输出端，而第一暂存器级的第二端电性耦接于第二暂存器级的输出端。所述的第一暂存器级接收第一控制信号、第二控制信号与末级时脉信号，且第一暂存器级还电性耦接于第三电压源。所述的第一输出缓冲级电性耦接于第一暂存器级。所述的第一输出缓冲级具有第一端、第二端以及η个扫瞄信号输出端，而第一输出缓冲级的第一端电性耦接于第一暂存器级的第一端，而第一输出缓冲级的第二端电性耦接于第一暂存器级的第二端，且第一输出缓冲级分别电性耦接于第二电压源以及第一电压源。所述的第二暂存器电路包括有第二暂存器级与第二输出缓冲级。所述的第二暂存器级具有第一端、第二端与输出端，而第二暂存器级的第一端电性耦接于第一暂存器级的输出端，而第二暂存器级的第二端电性耦接于次一个双向移位暂存器的第一暂存器级的输出端。所述的第二暂存器级接收第一控制信号、第二控制信号与互补末级时脉信号，且第二暂存器级还电性耦接于所述的第三电压源。所述的第二输出缓冲级电性耦接于第二暂存器级，而第二输出缓冲级具有第一端、第二端以及η个扫瞄信号输出端，而第二输出缓冲级的第一端电性耦接于第二暂存器级的第一端，而第二输出缓冲级的第二端电性耦接于第二暂存器级的第二端以及次一个双向移位暂存器的第一暂存器级的输出端，且第二输出缓冲级分别电性耦接于所述的第二电压源以及第一电压源，其中所述的第一暂存器电路与第二暂存器电路分别使用η+1条时脉信号线，且η为正整数。
该第一电压源的位准大于该第二电压源的位准大于该第三电压源的位准。该第一输出缓冲级还接收该第一控制信号、该第二控制信号以及第1，2，...至η个时脉信号，而该第二输出缓冲级还接收该第一控制信号、该第二控制信号以及互补第1，2,...至η个时脉信号。该第1，2，...至η个时脉信号的脉波宽度与该第一输出缓冲级的级数成正比，而该互补第1，2，...至η个时脉信号的脉波宽度与该第二输出缓冲级的级数成正比。该第1，2，...至η个时脉信号的低逻辑位准与该互补第1，2，...至η个时脉信号的低逻辑位准相当于该第一电压源的位准，而该末级时脉信号与该互补末级时脉信号的低逻辑位准相当于该第三电压源的位准。该第一暂存器级包括有一第一晶体管，具有一漏极、一栅极与一源极，该第一晶体管的栅极电性耦接于该第一暂存器级的第二端，该第一晶体管的源极接收该第二控制信号；一第二晶体管，具有一漏极、一栅极与一源极，该第二晶体管的栅极电性稱接于该第一晶体管的漏极，该第二晶体管的源极电性耦接于该第三电压源；一第三晶体管，具有一漏极、一栅极与一源极，该第三晶体管的漏极电性耦接于该第一晶体管的漏极，该第三晶体管的栅极电性耦接于该第二晶体管的漏极；一第四晶体管，具有一漏极、一栅极与一源极，该第四晶体管的漏极接收该第一控制信号，该第四晶体管的栅极电性耦接于该前一个双向移位暂存器的第二暂存器级的输出端，该第四晶体管的源极电性耦接于该第一晶体管的漏极；一第五晶体管，具有一漏极、一栅极与一源极，该第五晶体管的漏极电性稱接于该第三晶体管的源极，该第五晶体管的栅极电性耦接于该第二晶体管的漏极，该第五晶体管的源极电性耦接于该第三电压源；一第六晶体管，具有一漏极、一栅极与一源极，该第六晶体管的漏极接收该末级时脉信号，该第六晶体管的栅极电性耦接于该第三晶体管的漏极，该第六晶体管的源极电性稱接于该第五晶体管的漏极；及一第一二极管，具有一正端与一负端，该第一二极管的正端接收一第一电压，该第一二极管的负端电性耦接于该第三晶体管的栅极；该第二暂存器级包括有一第七晶体管，具有一漏极、一栅极与一源极，该第七晶体管的栅极电性耦接于该第二暂存器级的第二端，该第七晶体管的源极接收该第二控制信号；一第八晶体管，具有一漏极、一栅极与一源极，该第八晶体管的栅极电性耦接于该第一晶体管的漏极，该第八晶体管的源极电性耦接于该第三电压源；一第九晶体管，具有一漏极、一栅极与一源极，该第九晶体管的漏极电性耦接于该第七晶体管的漏极，该第九晶体管的栅极电性耦接于该第八晶体管的漏极；一第十晶体管，具有一漏极、一栅极与一源极，该第十晶体管的漏极接收该第一控制信号，该第十晶体管的栅极电性耦接于该第一暂存器级的输出端，该第十晶体管的源极电性耦接于该第七晶体管的漏极；一第十一晶体管，具有一漏极、一栅极与一源极，该第十一晶体管的漏极电性耦接于该第九晶体管的源极以及该第二暂存器级的输出端，该第十一晶体管的栅极电性耦接于该第八晶体管的漏极，该第十一晶体管的源极电性耦接于该第三电压源；一第十二晶体管，具有一漏极、一栅极与一源极，该第十二晶体管的漏极接收该互补末级时脉信号，该第十二晶体管的栅极电性耦接于该第九晶体管的漏极，该第十二晶体管的源极电性耦接于该第十一晶体管的漏极；及一第二二极管，具有一正端与一负端，该二二极管的正端接收该第一电压，该第二二极管的负端电性耦接于该第九晶体管的栅极。该第一暂存器级还包括有一第一电容器，具有一第一端与一第二端，该第一电容器的第一端电性耦接于该第六晶体管的源极，该第一电容器的第二端电性耦接于该第三晶体管的漏极，而该第二暂存器级还包括有一第二电容器，具有一第一端与一第二端，该第二电容器的第一端电性耦接于该第十二晶体管的源极，该第二电容器的第二端电性耦接于该第九晶体管的漏极。该第一输出缓冲级包括有一第十三晶体管，具有一漏极、一栅极与一源极，该第十三晶体管的栅极电性耦接于该第一暂存器级的第二端，该第十三晶体管的源极接收该第二控制信号；一第十四晶体管，具有一漏极、一栅极与一源极，该第十四晶体管的漏极电性耦接于该第十三晶体管的漏极，该第十四晶体管的栅极电性耦接于该第一暂存器级的该第五晶体管的栅极，该第十四晶体管的源极电性耦接于该第二电压源；一第十五晶体管，具有一漏极、一栅极与一源极，该第十五晶体管的漏极接收该第一控制信号，该第十五晶体管的栅极电性耦接于该第一暂存器级的第一端，该第十五晶体管的源极电性耦接于该第十四晶体管的漏极；及其中每一个扫瞄信号输出端包括有一第十六晶体管与一第十七晶体管，每一该第十六晶体管的栅极电性耦接于该第十四晶体管的栅极，每一该第十六晶体管的源极电性稱接于该第一电压源，每一该第十七晶体管的漏极分别一对一接收该第1，2. . . η个时脉信号，每一该第十七晶体管的栅极电性耦接于该第十五晶体管的源极，每一该第十七晶体管的源极电性耦接于每一该第十六晶体管的漏极；该第二输出缓冲级包括有一第十八晶体管，具有一漏极、一栅极与一源极，该第十八晶体管的栅极电性耦接于该第二暂存器级的第二端，该第十八晶体管的源极接收该第二控制信号；一第十九晶体管，具有一漏极、一栅极与一源极，该第十九晶体管的漏极电性耦接于该第十八晶体管的漏极，该第十九晶体管的栅极电性耦接于该第二暂存器级的该第十一晶体管的栅极，该第十九晶体管的源极电性耦接于该第二电压源；一第二十晶体管，具有一漏极、一栅极与一源极，该第二十晶体管的漏极接收该第一控制信号，该第二十晶体管的栅极电性耦接于该第二暂存器级的第一端，该第二十晶体管的源极电性耦接于该第十八晶体管的漏极；及其中每一个扫瞄信号输出端包括有一第二十一晶体管与一第二十二晶体管，每一该第二十一晶体管的栅极电性耦接于该第十九晶体管的栅极，每一该第二十一晶体管的源极电性耦接于该第一电压源，每一该第二十二晶体管的漏极分别一对一接收该互补第1，2... η个时脉信号，每一该第二十二晶体管的栅极电性耦接于该第二十晶体管的源极，每一该第二十二晶体管的源极电性耦接于每一该第二十一晶体管的漏极。另外，本发明的双向移位暂存器的驱动方法，用以驱动复数个双向移位暂存器，而每一个双向移位暂存器包括有第一暂存器电路与第二暂存器电路，其驱动方法包括有下列步骤首先，提供第一电压源、第二电压源、第三电压源、第一控制信号与第二控制信号；接着，将第一暂存器电路划分为第一暂存器级与具有η个扫瞄信号输出端的第一输出缓冲级，以及将第二暂存器电路划分为第二暂存器级与具有η个扫瞄信号输出端的第二输出缓冲级；以及电性耦接第一暂存器级的第一端于前一个双向移位暂存器的第二暂存器级的输出端、第一暂存器级的第二端于第二暂存器级的输出端、第一暂存器级于所述的第三电压源，并使第一暂存器级接收所述的第一控制信号、所述的第二控制信号与互补第η个时脉信号，电性耦接第一输出缓冲级的第一端于第一暂存器级的第一端、第一输出缓冲级的第二端于第一暂存器级的第二端、第一输出缓冲级于所述的第二电压源与第一电压源、第二暂存器级的第一端于第一暂存器级的输出端、第二暂存器级的第二端于次一个双向移位暂存器的第一暂存器级的输出端、第二暂存器级于所 述的第三电压源，并使第二暂存器级接收所述的第一控制信号、所述的第二控制信号与第η个时脉信号，电性耦接第二输出缓冲级的第一端于第二暂存器级的第一端、第二输出缓冲级的第二端于第二暂存器级的第二端、第二输出缓冲级于所述的第二电压源与第一电压源，其中所述的第一暂存器电路与第二暂存器电路分别使用η+1条时脉信号线，且η为正整数。该第一输出缓冲级还接收该第一控制信号、该第二控制信号以及第1，2，...至η个时脉信号，而该第二输出缓冲级还接收该第一控制信号、该第二控制信号以及互补第1，2,...至η个时脉信号。该第1，2，...至η个时脉信号的脉波宽度与该第一输出缓冲级的级数成正比，而该互补第1，2，...至η个时脉信号的脉波宽度与该第二输出缓冲级的级数成正比。该第1，2，...至η个时脉信号的低逻辑位准与该互补第1，2，...至η个时脉信号的低逻辑位准相当于该第一电压源的位准，而该末级时脉信号与该互补末级时脉信号的低逻辑位准相当于该第三电压源的位准。综上所述，本发明的双向移位暂存器及其驱动方法，透过对称的电路架构与信号控制时序，使移位暂存器可双向操作。另外，暂存器级使用I条时脉信号线可有效节省电力消耗并缩小电路布局的面积，并使输出缓冲级操作在逆偏状态，以阻隔漏电路径，进而提升双向移位暂存器的稳定性。为让本发明之上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。


图IA是本发明第一实施例的第一暂存器电路的电路方块图。图IB是本发明第一实施例的第二暂存器电路的电路方块图。图2是本发明第一实施例的驱动方法的步骤流程图。图3Α是本发明第二实施例的第一暂存器电路的电路方块图。图3Β是本发明第二实施例的第二暂存器电路的电路方块图。图4Α是本发明第二实施例的第一暂存器级的部分节点的信号波形示意图。图4Β是本发明第二实施例的第二暂存器级的部分节点的信号波形示意图。图5Α是本发明第三实施例的第一暂存器级的电路示意图。图5Β是本发明第三实施例的第一输出缓冲级的电路示意图。
图5C是本发明第三实施例的第二暂存器级的电路示意图。图是本发明第三实施例的第二输出缓冲级的电路示意图。图6A是本发明第四实施例的第一暂存器级的电路示意图。图6B是本发明第四实施例的第一输出缓冲级的电路示意图。图6C是本发明第四实施例的第二暂存器级的电路示意图。图6D是本发明第四实施例的第二输出缓冲级的电路示意图。图7是本发明第四实施例的时脉信号的时序图。图8是本发明第四实施例的多个双向移位暂存器的连接示意图。附图标记说明10 第一暂存器电路12 第一暂存器级14 第一输出缓冲级20 第二暂存器电路22 第二暂存器级24 第二输出缓冲级30 第一暂存器电路32 第一暂存器级34 第一输出缓冲级40 第二暂存器电路42 第二暂存器级44 第二输出缓冲级100 双向移位暂存器162 第一暂存器级164 第一输出缓冲级166 第二暂存器级168 第二输出缓冲级200 双向移位暂存器262 第一暂存器级264 第一输出缓冲级266 第二暂存器级268 第二输出缓冲级900 第N个双向移位暂存器 962 第一暂存器级964 第一输出缓冲级966 第二暂存器级968 第二输出缓冲级BI [N]节点Β1[Ν+3]节点B2[N]节点B2[N+3]节点Bi 第一控制信号Cl 电容器C2 电容器CKl 第I个时脉信号CK2 第2个时脉信号CK3 第3个时脉信号CK4 第4个时脉信号CK5 第5个时脉信号CK6 第6个时脉信号CKn 第η个时脉信号CCK3 末级时脉信号CCK4 末级时脉信号CCK6 末级时脉信号CCKn 末级时脉信号Dl 二极管D2 二极管Fl 节点F2 节点F3 节点F4 节点G [N] 输出端G[N+1]输出端G[N+2]输出端 G[N+3] 输出端G[N+4]输出端G[N+5] 输出端G[N+6]输出端G[N+7] 输出端G[N+8]输出端
G[N+9]输出端G[N+10]输出端G[N+11]输出端G[N+n]输出端G[N+n_l]输出端G[N+n+l]输出端G[N+2n-l]输出端H单位脉波宽度K [N] 连接端K[N_1]第二暂存器级的输出端K[N+1] 连接端K[N+2]连接端K[N+3] 连接端K[N+5]连接端K[N+7] 连接端K[N+8]连接端K[N+11]连接端K[N+17]连接端K[N+n] 连接端K[N+n_l]第一暂存器级的输出端K[N+2n-l]第二暂存器级的输出端K[N+3n-l]第一暂存器级的输出端Ml M12 晶体管M22 晶体管M24 晶体管M33 晶体管M3 5 晶体管M66 晶体管M68 晶体管M77 晶体管M79 晶体管VGH 第一电压Vssl 第一电压源Vss2 第二电压源Vss3 第三电压源Vst 时脉信号Vend 时脉信号XBi 第二控制信号XCKl 互补第I个时脉信号XCK2 互补第2个时脉信号XCK3 互补第3个时脉信号XCK4 互补第4个时脉信号XCK5 互补第5个时脉信号XCK6 互补第6个时脉信号XCKn 互补第η个时脉信号XCCkn互补末级时脉信号XCCK3互补末级时脉信号XCCK4互补末级时脉信号XCCK6互补末级时脉信号S201 S205 方法步骤说明
具体实施例方式请参照图1A与图1Β，图IA为本发明第一实施例的第一暂存器电路的电路方块图，而图IB为本发明第一实施例的第二暂存器电路的电路方块图。本发明第一实施例中的双向移位暂存器包括有第一暂存器电路10与第二暂存器电路20。另外，双向移位暂存器可采用非晶硅薄膜晶体管或非晶氧化铟镓锌薄膜晶体管的工艺。如图IA所示，本发明第一实施例的第一暂存器电路10包括有第一暂存器级12与第一输出缓冲级14。第一暂存器级12具有第一端、第二端与输出端。第一暂存器级12的第一端电性耦接于前一个双向移位暂存器的第二暂存器级的输出端(图IA中以K[N_1]标示)。第一暂存器级12的第二端电性耦接于第二暂存器级22(如图IB所示)的输出端(图IA与图IB中以K[N+2n-l]标示)。第一暂存器级12接收第一控制信号Bi、第二控制信号XBi与末级时脉信号CCkn，其中第二控制信号XBi为第一控制信号Bi的互补信号，而第一暂存器级12还电性稱接于第三电压源Vss3。附带ー提,末级时脉信号CCKn与第η个时脉信号CKn的相位一祥，但是低逻辑位准是不同，举例来说，末级时脉信号CCKn的低逻辑位准相当于第三电压源Vss3的位准，而第η个时脉信号CKn的低逻辑位准相当于 第一电压源Vssl的位准。更具体的说，第一暂存器级12包括有晶体管Ml Μ7、ニ极管Dl与电容器Cl。所述的晶体管Ml Μ7可例如是N-type的晶体管,但不以此为限。晶体管Ml具有漏极、栅极与源扱。晶体管Ml的栅极电性耦接于第二暂存器级22的输出端K[N+2n-l]，而晶体管Ml的源极接收所述的第二控制信号XBi。晶体管M2具有漏极、栅极与源扱。晶体管M2的栅极电性耦接于晶体管Ml的漏极，而晶体管M2的源极电性耦接于所述的第三电压源Vss3。晶体管M3具有漏极、栅极与源扱。晶体管M3的漏极电性耦接于晶体管Ml的漏扱，而晶体管M3的栅极电性耦接于晶体管M2的漏扱。晶体管M4具有漏极、栅极与源扱。晶体管M4的漏极接收第一控制信号Bi，而晶体管M4的栅极电性耦接于前一个双向移位暂存器的第二暂存器级的输出端K[N-1]，晶体管M4的源极电性耦接于晶体管Ml的漏扱。晶体管M5具有漏极、栅极与源扱。晶体管M5的漏极电性耦接于晶体管M3的源扱，晶体管M5的栅极电性耦接于晶体管M2的漏扱，晶体管M5的源极电性耦接于所述的第三电压源Vss3。晶体管M6具有漏极、栅极与源扱。晶体管M6的漏极接收所述的末级时脉信号CCKn，晶体管M6的栅极电性耦接于晶体管M3的漏极，而晶体管M6的源极分别电性耦接于晶体管M5的漏极、第一暂存器级12的输出端以及第二暂存器级22的第一端K[N+n-l]。ニ极管Dl具有正端与负端。ニ极管Dl的正端接收第一电压VGH，而ニ极管Dl的负端电性耦接于晶体管M3的栅极。电容器Cl具有第一端与第二端。电容器Cl的第一端电性稱接于晶体管M6的源扱，电容器Cl的第二端电性耦接于晶体管M3的漏扱。在本发明的另ー个实施方式中，电容器Cl亦可省略。另外，第一暂存器级12只使用I条时脉信号线接收时脉信号，藉此可縮小电路布局的面积。第一输出缓冲级14电性耦接于第一暂存器级12。第一输出缓冲级12分别接收第ー控制信号Bi、第二控制信号XBi以及第I，2，...至11个时脉信号0^1，0^2，...001。第一输出缓冲级14具有第一端、第二端以及η个扫瞄信号输出端。第一输出缓冲级14的第一端电性耦接于前ー个双向移位暂存器的第二暂存器级的输出端Κ[Ν-1](也可以电性耦接于第一暂存器级12的第一端)，第一输出缓冲级14的第二端电性耦接于第二暂存器级22的输出端Κ[Ν+2η-1](也可以电性耦接于第一暂存器级12的第二端)。另外，第一输出缓冲级14分别电性耦接于第二电压源Vss2以及第一电压源Vssl。所述的第一电压源Vssl的位准大于第二电压源Vss2，而第二电压源Vss2的位准大于第三电压源Vss3的位准，而第三电压源Vss3的位准大于第一电压VGH的位准。更具体的说，第一输出缓冲级14包括有晶体管M22、晶体管M33、晶体管M44、复数个晶体管M66与复数个晶体管M77。所述的晶体管M22、晶体管M33、晶体管M44、复数个晶体管M66与复数个晶体管M77可例如是N-type的晶体管,但不以此为限。晶体管M22具有漏极、栅极与源扱。晶体管M22的栅极电性耦接于第二暂存器级22的输出端K[N+2n-l](也可以电性耦接于第一暂存器级12的第二端)，晶体管M22的源极接收第二控制信号XBi。晶体管M33具有漏极、栅极与源扱。晶体管M33的漏极电性耦接于晶体管M22的漏扱，晶体管M33的栅极电性耦接于第一暂存器级12的晶体管M5的栅极，晶体管M33的源极电性耦接于所述的第二电压源Vss2。晶体管M44具有漏极、栅极与源扱。晶体管M44的漏极接收第一控制信号Bi，晶体管M44的栅极电性耦接于前一个双向移位暂存器的第二暂存器级的输出端K [N-1](也可以电性耦接于第一暂存器级12的第一端)，晶体管M44的源极电性耦接于晶体管M33的漏极。
如上所述，姆ー个扫猫信号输出端的输出信号由晶体管M66与晶体管M77所控制，換言之，每ー个扫瞄信号输出端包括有晶体管M66与晶体管M77所构成。每ー个晶体管M66的栅极电性耦接于晶体管M33的栅极，每ー个晶体管M66的源极电性耦接于所述的第一电压源Vssl，每ー个晶体管M77的漏极分别一対一接收第1，2. . . η个时脉信号(即CKl，CK2，. . . CKn)，每ー个晶体管Μ77的栅极电性耦接于晶体管Μ44的源极，每ー个晶体管Μ77的源极电性耦接于每ー个晶体管Μ66的漏扱。所述的第1，2，...至η个时脉信号(CK1，CK2，. . . CKn)的脉波宽度与第一输出缓冲级14的级数成正比。另外，接收第I个时脉信号CKl的晶体管Μ77的源极电性耦接于输出端G[N]，而接收第2个时脉信号CK2的晶体管M77的源极电性耦接于输出端G[N+1]，依此类推，而接收第η个时脉信号CKn的晶体管M77的源极电性耦接于输出端G[N+n-l]。接下来，如图IB所示，本发明第一实施例的第二暂存器电路20包括有第二暂存器级22与第二输出缓冲级24。第二暂存器级22具有第一端、第二端与输出端。第二暂存器级22的第一端电性耦接于第一暂存器级12的输出端(图IB中以K[N+n-l]标示)。第二暂存器级22的第二端电性耦接于次ー个双向移位暂存器的第一暂存器级的输出端(图IB中以K[N+3n-l]标示)。第二暂存器级22的输出端电性耦接于第一暂存器级12的第二端以及次一个双向移位暂存器的第一暂存器级的第一端(图中未示)。第二暂存器级22接收第一控制信号Bi、第二控制信号XBi与互补末级时脉信号XCCkn,而第二暂存器级22还电性耦接于所述的第三电压源Vss3。更具体的说，第二暂存器级22包括有晶体管M7 M12、ニ极管D2与电容器C2。所述的晶体管M7 Ml2可例如是N-type的晶体管,但不以此为限。晶体管M7具有漏极、栅极与源扱。晶体管M7的栅极电性耦接于次一个双向移位暂存器的第一暂存器级的输出端K[N+3n-l]，而晶体管M7的源极接收所述的第二控制信号XBi。晶体管M8具有漏极、栅极与源扱。晶体管M8的栅极电性耦接于晶体管M7的漏扱，而晶体管M8的源极电性耦接于所述的第三电压源Vss3。晶体管M9具有漏极、栅极与源扱。晶体管M9的漏极电性耦接于晶体管M7的漏扱，而晶体管M9的栅极电性耦接于晶体管M8的漏扱。晶体管MlO具有漏极、栅极与源扱。晶体管MlO的漏极接收第一控制信号Bi，而晶体管MlO的栅极电性耦接于第一暂存器级12的输出端K[N+n-l]，晶体管MlO的源极电性耦接于晶体管M7的漏极。晶体管Mll具有漏极、栅极与源极。晶体管Mll的漏极电性耦接于晶体管M9的源扱，晶体管Mll的栅极电性耦接于晶体管M8的漏极，晶体管Mll的源极电性耦接于所述的第三电压源Vss3。晶体管M12具有漏极、栅极与源扱。晶体管M12的漏极接收所述的互补末级时脉信号XCCKn，晶体管M12的栅极电性耦接于晶体管M9的漏极，而晶体管M12的源极分别电性耦接于晶体管Mll的漏极以及第N+2n-l个暂存器。ニ极管D2具有正端与负端。ニ极管D2的正端接收所述的第一电压VGH，而ニ极管D2的负端电性耦接于晶体管M9的栅极。电容器C2具有第一端与第二端。电容器C2的第一端电性稱接于晶体管M12的源极，电容器C2的第二端电性耦接于晶体管M9的漏扱。在本发明的另ー个实施方式中，电容器C2亦可省略。另外，第二暂存器级22只使用I条时脉信号线接收时脉信号，藉此可稍微缩小电路布局的面积。
第二输出缓冲级24电性耦接于第二暂存器级22。第二输出缓冲级22分别接收第一控制信号Bi、第二控制信号XBi以及互补第1，2，...至η个时脉信号XCkl，XCk2,. . . XCkn。第二输出缓冲级24具有第一端、第二端以及η个扫猫信号输出端。第二输出缓冲级24的第一端电性耦接于第一暂存器级12的输出端Κ[Ν+η-1](也可以电性耦接于第二暂存器级22的第一端)，第二输出缓冲级24的第二端电性耦接于次ー个双向移位暂存器的第一暂存器级的输出端Κ[Ν+3η-1](也可以电性耦接于第二暂存器级22的第二端)。另外，第二输出缓冲级24分别电性耦接于所述的第二电压源Vss2以及第一电压源Vssl。更具体的说，第二输出缓冲级24包括有晶体管M24、晶体管M35、晶体管M46、复数个晶体管M68与复数个晶体管M79。所述的晶体管M24、晶体管M35、晶体管M46、复数个晶体管M68与复数个晶体管M79可例如是N-type的晶体管,但不以此为限。晶体管M24具有漏极、栅极与源扱。晶体管M24的栅极电性耦接于次一个双向移位暂存器的第一暂存器级的输出端K[N+3n-l](也可以电性耦接于第二暂存器级22的第二端)，晶体管M24的源极接收第二控制信号XBi。晶体管M35具有漏极、栅极与源扱。晶体管M35的漏极电性耦接于晶体管M24的漏扱，晶体管M35的栅极电性耦接于第二暂存器级22的晶体管Mll的栅极，晶体管M35的源极电性耦接于所述的第二电压源Vss2。晶体管M46具有漏极、栅极与源扱。晶体管M46的漏极接收第一控制信号Bi，晶体管M46的栅极电性耦接于第一暂存器级12输出端K[N+n-l]，晶体管M46的源极电性耦接于晶体管M35的漏极。如上所述,姆ー个扫猫信号输出端的输出信号由晶体管M68与晶体管M79所控制，換言之，每ー个扫瞄信号输出端包括有晶体管M68与晶体管M79所构成。每ー个晶体管M68的栅极电性耦接于晶体管M35的栅极，每ー个晶体管M68的源极电性耦接于所述的第一电压源Vssl，每ー个晶体管M79的漏极分别一対一接收互补第I，2. . . η个时脉信号(即XCKl，XCK2，. . . XCKn)，每ー个晶体管Μ79的栅极电性耦接于晶体管Μ46的源极，每ー个晶体管Μ79的源极电性耦接于每ー个晶体管Μ68的漏扱。所述的互补第1，2，...至η个时脉信号(XCK1,XCK2,.. . XCKn)的脉波宽度与第二输出缓冲级24的级数成正比。另外，接收互补第I个时脉信号XCKl的晶体管Μ79的源极电性耦接于输出端G[N+n]，而接收互补第2个时脉信号XCK2的晶体管M79的源极电性耦接于输出端G[N+n+l]，依此类推，而接收互补第η个时脉信号XCKn的晶体管Μ79的源极电性耦接于输出端G[N+2n_l]。以下先大致说明本发明第一实施例的特点，当第一输出缓冲级14处于关闭状态时，可使晶体管M22、M44与M77为逆偏的状态。同样的，当第二输出缓冲级24处于关闭状态时，可使晶体管M24、M46与M79为逆偏的状态，藉以改善习知技术中所述漏电的问题，并且可抵抗杂讯干扰，进而縮小所需使用的稳压元件的尺寸。接着，当第一输出缓冲级14处于导通状态时，可锁住晶体管M22、M33与M66的漏电路径。同样的，当第二输出缓冲级24处于导通状态时，可锁住晶体管M24、M35与M68的漏电路径，以提升双向移位暂存器的稳定性并节省电力消耗。
接下来，请一并参照图1A、图IB与图2，图2为本发明第一实施例的驱动方法的步骤流程图。如图2所示，首先，在步骤S201中，提供第一电压源Vssl、第二电压源Vss2、第三电压源Vss3、第一控制信号Bi、第二控制信号XBi。所述的第一电压源Vssl的位准大于第二电压源Vss2，而第二电压源Vss2的位准大于第三电压源Vss3的位准。所述的第二控制信号XBi为第一控制信号Bi的互补信号。接着，在步骤S203中，将第一暂存器电路10划分为第一暂存器级12与具有η个扫瞄信号输出端的第一输出缓冲级14，以及将第二暂存器电路20划分为第二暂存器级22与具有η个扫瞄信号输出端的第二输出缓冲级24。其中第一输出缓冲级14还接收第一控制信号Bi、第二控制信号XBi以及第1，2，..·至η个时脉信号(Ckl，Ck2，...Ckn)，而第二输出缓冲级24还接收第一控制信号Bi、第二控制信号XBi以及互补第1，2，...至η个时脉信号(XCkl，XCk2, · · · XCkn)。此外，第 1，2，· · ·至 η 个时脉信号(Ckl，Ck2，· · · Ckn)的脉波宽度与第一输出缓冲级14的级数成正比，而互补第1，2，...至η个时脉信号(XCkl，XCk2，. . . XCkn)的脉波宽度与第二输出缓冲级24的级数成正比。然后，在步骤S205中，电性耦接第一暂存器级12与第二暂存器级22于前一个双向移位暂存器的第二暂存器级的第二端、次一个双向移位暂存器的第一暂存器级的第一端与第三电压源Vss3，并使第一暂存器级12与第二暂存器级22分别接收第一控制信号Bi、第二控制信号XBi、末级时脉信号CCKn、互补末级时脉信号XCCKn，电性耦接第一输出缓冲级14与第二输出缓冲级16于第二电压源Vss2与第一电压源Vssl。更具体的说，电性耦接第一暂存器级12的第一端于前一个双向移位暂存器的第二暂存器级的输出端K[N-1]、第一暂存器级12的第二端于第二暂存器级22的输出端K[N+2n-l]、第一暂存器级12于所述的第三电压源Vss3，并使第一暂存器级12接收第一控制信号Bi、第二控制信号XBi与末级时脉信号CCKn，电性耦接第一输出缓冲级14的第一端于前一个双向移位暂存器的第二暂存器级的输出端K[N-1](也可以电性耦接于第一暂存器级12的第一端)、第一输出缓冲级14的第二端于第二暂存器级22的输出端K[N+2n-l](也可以电性耦接于第一暂存器级12的第二端)、第一输出缓冲级14于第二电压源Vss2与第一电压源Vssl、第二暂存器级22的第一端于第一暂存器级12的输出端K[N+n-l]、第二暂存器级24的第二端于次一个双向移位暂存器的第一暂存器级的输出端K[N+3n-l]、第二暂存器级24于第三电压源Vss3，并使第二暂存器级24接收第一控制信号Bi、第二控制信号XBi与互补末级时脉信号XCCKn，电性耦接第二输出缓冲级24的第一端于第一暂存器级12的输出端K[N+n-l](也可以电性耦接于第二暂存器级22的第一端)、第二输出缓冲级24的第二端于次一个双向移位暂存器的第一暂存器级的输出端K[N+3n-l](也可以电性耦接于第二暂存器级22的第二端)、第二输出缓冲级24于第二电压源Vss2与第一电压源Vssl。另外，第一暂存器电路10与第二暂存器电路20分别使用n+1条时脉信号线，且所述的N与η为正整数。请参照图3Α与图3Β，图3Α是本发明第二实施例的第一暂存器电路的电路方块图，而图3Β是本发明第二实施例的第二暂存器电路的电路方块图。第二实施例的电路架构相似于第一实施例，差别在于第二实施例的输出缓冲级为3级，也就是说η为3，其余电路连接关系以下不再赘述 。如图3A所示，第一暂存器电路30使用3组时脉信号即可提供3个扫瞄信号，相较于习知技术需使用6组时脉信号才能提供3个扫瞄信号的方式更缩小电路布局的面积，以及节省电力消耗。同样的，在本发明另一个实施方式中，第一暂存器电路30可使用6组时脉信号来提供12个扫瞄信号，亦较优于习知技术。除此之外，本发明第二实施例的第一暂存器级32只使用I条时脉信号线，相较于习知技术(同样是3级输出)需使用2条信号线，因此，若是以6级输出为例(可先参照图6A至图6B)，则本发明实施例可节省4条时脉信号线。接下来，当第一输出缓冲级34处于关闭状态时，可使晶体管M22、M44与M77为逆偏的状态。同样的，当第二输出缓冲级44处于关闭状态时，可使晶体管M24、M46与M79为逆偏的状态，藉以改善习知技术中所述漏电的问题，并且可抵抗杂讯干扰，进而缩小所需使用的稳压元件的尺寸。接着，当第一输出缓冲级34处于导通状态时，可锁住晶体管M22、M33与M66的漏电路径。同样的，当第二输出缓冲级44处于导通状态时，可锁住晶体管M24、M35与M68的漏电路径，以提升双向移位暂存器的稳定性并节省电力消耗。此外，由于第一暂存器电路30与第二暂存器电路40所连接负载属于轻负载的类型，因此可大幅缩小第一暂存器电路30与第二暂存器电路40的电路布局面积，符合目前轻薄短小的设计趋势。藉由上下级完全对称的电路架构，并搭配双向信号(即第一控制信号Bi、第二控制信号XBi、末级时脉信号、互补末级时脉信号、时脉信号与互补时脉信号)可使双向移位暂存器在顺向扫瞄与逆向扫瞄时皆可操作。请参照图4A与图4B，图4A为本发明第二实施例的第一暂存器级的部分节点的信号波形示意图，而图4B为本发明第二实施例的第二暂存器级的部分节点的信号波形示意图。如图4A所示，上方的信号波形分别对应于第一暂存器级32的输出端K[N-1]、节点BI [N]与输出端K[N+2]，其中节点BI [N]的信号波形的总脉波宽度为6H，而所述H为单位脉波宽度，此外，第I个时脉信号CK1、第2个时脉信号CK2、第3个时脉信号CK3与末级时脉信号CCK3的总脉波宽度分别为3H(图中未示)。如图4B所示，节点B2[N]与节点B2[N+3]的信号波形的总脉波宽度为6H，此外，互补第I个时脉信号XCK1、互补第2个时脉信号XCK2、互补第3个时脉信号XCK3与互补末级时脉信号XCCK3的总脉波宽度分别为3H(图中未示)。当双向信号关掉时，节点B2[N]与节点B2[N+3]的位准相当于第二电压源Vss2的位准，节点K[N-1]与节点K[N+2]的位准相当于第三电压源Vss3的位准，而输出端G[N+2]与输出端G[N+5]的位准相当于第一电压源Vssl的位准。请参照图5A至5A为本发明第三实施例的第一暂存器级的电路示意图，而图5B为本发明第三实施例的第一输出缓冲级的电路示意图，其中图5A与图5B以节点Fl作连接。另外，图5C为本发明第三实施例的第二暂存器级的电路示意图，而图为本发明第三实施例的第二输出缓冲级的电路示意图，其中图5C与图以节点F2作连接。第三实施例的电路架构相似于第二实施例，差别在于第三实施例的输出缓冲级为4级，也就是说η为4，其余电路连接关系以下不再赘述。接下来，请参照图6Α至图6D，图6Α为本发明第四实施例的第一暂存器级的电路示意图，而图6Β为本发明第四实施例的第一输出缓冲级的电路示意图，其中图6Α与图6Β以节点F3作连接。另外，图6C为本发明第四实施例的第二暂存器级的电路示意图，而图6D为本发明第四实施例的第二输出缓冲级的电路示意图，其中图6C与图6D以节点F4作连接。第四实施例的电路架构相似于第三实施例，差别在于第四实施例的输出缓冲级为6级，也就是说η为6，其余电路连接关系以下不再赘述。请参照图7，是本发明第四实施例的时脉信号的时序图。如图7所示，第I个时脉信号CKl的总脉波宽度为6Η,并且第I个时脉信号CKl领先第2个时脉信号CK2 —个波宽度的时间，所述的第2个时脉信号CK2的总脉波宽度亦为6Η。依此类推，第3个时脉信号CK3、第4个时脉信号CK4、第5个时脉信号CK5与第6个时脉信号CK6、的总脉波宽度分别为6Η。另外，互补第I个时脉信号XCKl为第I个时脉信号CKl的反向信号，而互补第2个时脉信号XCK2为第2个时脉信号CK2的反向信号，依此类推。所述的第I 个时脉信号CKl至互补第6个时脉信号XCK6的低逻辑位准相当于第一电压源Vssl的位准。附带一提，末级时脉信号CCK6与第6个时脉信号CK6的相位一样，但是低逻辑位准是不同，举例来说，末级时脉信号CCK6的低逻辑位准相当于第三电压源Vss3的位准，而第6个时脉信号CK6的低逻辑位准相当于第一电压源Vssl的位准。另外，互补末级时脉信号XCCK6为末级时脉信号CCK6的反向信号,藉以形成对称的信号控制时序。接下来，请参照图8，图8为本发明第四实施例的多个双向移位暂存器的连接示意图。如图8所不，双向移位暂存器100包括有第一暂存器级162、第一输出缓冲级164、第二暂存器级166与第二输出缓冲级168，而双向移位暂存器200包括有第一暂存器级262、第一输出缓冲级264、第二暂存器级266与第二输出缓冲级268，第N个双向移位暂存器900包括有第一暂存器级962、第一输出缓冲级964、第二暂存器级966与第二输出缓冲级968，依此类推。双向移位暂存器100的第一暂存器级162的第一端与第一输出缓冲级164的第一端接收时脉信号Vst,而第一暂存器级162的第二端与第一输出缓冲级164的第二端电性率禹接于第二暂存器级166的输出端。双向移位暂存器100的第二暂存器级166的第一端与第二输出缓冲级168的第一端电性耦接于第一暂存器级162的输出端，而第二暂存器级166的第二端与第二输出缓冲级168的第二端电性耦接于双向移位暂存器200的第一暂存器级262的输出端。接下来，双向移位暂存器200的第一暂存器级262的第一端与第一输出缓冲级264的第一端电性耦接于第二暂存器级166的第二端以及双向移位暂存器100的第二暂存器级166的输出端,而第一暂存器级262的第二端与第一输出缓冲级264的第二端电性I禹接于第二暂存器级266的输出端。双向移位暂存器200的第二暂存器级266的第一端与第二输出缓冲级268的第一端电性耦接于第一暂存器级262的输出端，而第二暂存器级266的第二端与第二输出缓冲级268的第二端电性I禹接于次一个双向移位暂存器的第一暂存器级的输出端,依此类推，由双向移位暂存器100串接至第N个双向移位暂存器900，藉以形成对称的电路架构。综上所述，本发明的双向移位暂存器及其驱动方法，透过对称的电路架构与信号控制时序，使移位暂存器可双向操作。另外，暂存器级使用I条时脉信号线可有效节省电力消耗并缩小电路布局的面积，并使输出缓冲级操作在逆偏状态，以阻隔漏电路径，进而提升双向移位暂存器的稳定性。虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何本领域技术人员在不脱离本发明之精神和范围内，当可作些许之更动与润饰，因此本发明的保护范围以权利要求书为准
权利要求
1.一种双向移位暂存器，包括有一第一暂存器电路与一第二暂存器电路该第一暂存器电路包括有一第一暂存器级，具有一第一端、一第二端与一输出端，该第一暂存器级的第一端电性率禹接于前一个双向移位暂存器的第二暂存器级的输出端，该第一暂存器级接收一第一控制信号、一第二控制信号与一末级时脉信号，该第一暂存器级还电性耦接于一第三电压源；及一第一输出缓冲级，电性I禹接于该第一暂存器级，该第一输出缓冲级具有一第一端、一第二端以及n个扫瞄信号输出端，该第一输出缓冲级的第一端电性耦接于该第一暂存器级的第一端，该第一输出缓冲级的第二端电性耦接于该第一暂存器级的第二端，该第一输出缓冲级分别电性耦接于一第二电压源以及一第一电压源；以及该第二暂存器电路包括有一第二暂存器级，具有一第一端、一第二端与一输出端，该第二暂存器级的第一端电性耦接于该第一暂存器级的输出端，该第二暂存器级的第二端电性耦接于次一个双向位移暂存器的第一暂存器级的输出端，该第二暂存器级的输出端电性耦接于该第一暂存器级的第二端以及该次一个双向位移暂存器的第一暂存器级的第一端，该第二暂存器级接收该第一控制信号、该第二控制信号与一互补末级时脉信号，该第二暂存器级还电性耦接于该第三电压源；及一第二输出缓冲级，电性耦接于该第二暂存器级，该第二输出缓冲级具有一第一端、一第二端以及n个扫瞄信号输出端，该第二输出缓冲级的第一端电性耦接于该第二暂存器级的第一端，该第二输出缓冲级的第二端电性耦接于该第二暂存器级的第二端，该第二输出缓冲级分别电性耦接于该第二电压源以及该第一电压源；其中该第一暂存器电路与该第二暂存器电路分别使用n+1条时脉信号线，且n为正整数。
2.如权利要求I所述的双向移位暂存器，其特征在于，该第一电压源的位准大于该第二电压源的位准大于该第三电压源的位准。
3.如权利要求I所述的双向移位暂存器，其特征在于，该第一输出缓冲级还接收该第一控制信号、该第二控制信号以及第1，2，...至n个时脉信号，而该第二输出缓冲级还接收该第一控制信号、该第二控制信号以及互补第1，2，...至n个时脉信号。
4.如权利要求3所述的双向移位暂存器，其特征在于，该第1，2，...至n个时脉信号的脉波宽度与该第一输出缓冲级的级数成正比，而该互补第1，2，...至n个时脉信号的脉波宽度与该第二输出缓冲级的级数成正比。
5.如权利要求3所述的双向移位暂存器，其特征在于，该第1，2，...至n个时脉信号的低逻辑位准与该互补第1，2，...至n个时脉信号的低逻辑位准相当于该第一电压源的位准，而该末级时脉信号与该互补末级时脉信号的低逻辑位准相当于该第三电压源的位准。
6.如权利要求3所述的双向移位暂存器，其特征在于，该第一暂存器级包括有一第一晶体管，具有一漏极、一栅极与一源极，该第一晶体管的栅极电性耦接于该第一暂存器级的第二端，该第一晶体管的源极接收该第二控制信号；一第二晶体管，具有一漏极、一栅极与一源极，该第二晶体管的栅极电性稱接于该第一晶体管的漏极，该第二晶体管的源极电性耦接于该第三电压源；一第三晶体管，具有一漏极、一栅极与一源极，该第三晶体管的漏极电性耦接于该第一晶体管的漏极，该第三晶体管的栅极电性耦接于该第二晶体管的漏极；一第四晶体管，具有一漏极、一栅极与一源极，该第四晶体管的漏极接收该第一控制信号，该第四晶体管的栅极电性耦接于该前一个双向移位暂存器的第二暂存器级的输出端， 该第四晶体管的源极电性耦接于该第一晶体管的漏极；一第五晶体管，具有一漏极、一栅极与一源极，该第五晶体管的漏极电性稱接于该第三晶体管的源极，该第五晶体管的栅极电性耦接于该第二晶体管的漏极，该第五晶体管的源极电性耦接于该第三电压源；一第六晶体管，具有一漏极、一栅极与一源极，该第六晶体管的漏极接收该末级时脉信号，该第六晶体管的栅极电性耦接于该第三晶体管的漏极，该第六晶体管的源极电性耦接于该第五晶体管的漏极；及一第一二极管，具有一正端与一负端，该第一二极管的正端接收一第一电压，该第一二极管的负端电性耦接于该第三晶体管的栅极；该第二暂存器级包括有一第七晶体管，具有一漏极、一栅极与一源极，该第七晶体管的栅极电性耦接于该第二暂存器级的第二端，该第七晶体管的源极接收该第二控制信号；一第八晶体管，具有一漏极、一栅极与一源极，该第八晶体管的栅极电性稱接于该第一晶体管的漏极，该第八晶体管的源极电性耦接于该第三电压源；一第九晶体管，具有一漏极、一栅极与一源极，该第九晶体管的漏极电性耦接于该第七晶体管的漏极，该第九晶体管的栅极电性耦接于该第八晶体管的漏极；一第十晶体管，具有一漏极、一栅极与一源极，该第十晶体管的漏极接收该第一控制信号，该第十晶体管的栅极电性耦接于该第一暂存器级的输出端，该第十晶体管的源极电性耦接于该第七晶体管的漏极；一第i 晶体管，具有一漏极、一栅极与一源极，该第i 晶体管的漏极电性稱接于该第九晶体管的源极以及该第二暂存器级的输出端，该第十一晶体管的栅极电性耦接于该第八晶体管的漏极，该第十一晶体管的源极电性耦接于该第三电压源；一第十二晶体管，具有一漏极、一栅极与一源极，该第十二晶体管的漏极接收该互补末级时脉信号，该第十二晶体管的栅极电性耦接于该第九晶体管的漏极，该第十二晶体管的源极电性耦接于该第十一晶体管的漏极；及一第二二极管,具有一正端与一负端,该第二二极管的正端接收该第一电压，该第二二极管的负端电性耦接于该第九晶体管的栅极。
7.如权利要求6所述的双向移位暂存器，其特征在于，该第一暂存器级还包括有一第一电容器，具有一第一端与一第二端，该第一电容器的第一端电性稱接于该第六晶体管的源极，该第一电容器的第二端电性耦接于该第三晶体管的漏极，而该第二暂存器级还包括有一第二电容器，具有一第一端与一第二端，该第二电容器的第一端电性稱接于该第十二晶体管的源极，该第二电容器的第二端电性耦接于该第九晶体管的漏极。
8.如权利要求6所述的双向移位暂存器，其特征在于，该第一输出缓冲级包括有一第十三晶体管，具有一漏极、一栅极与一源极，该第十三晶体管的栅极电性耦接于该第一暂存器级的第二端，该第十三晶体管的源极接收该第二控制信号；一第十四晶体管，具有一漏极、一栅极与一源极，该第十四晶体管的漏极电性耦接于该第十三晶体管的漏极，该第十四晶体管的栅极电性耦接于该第一暂存器级的该第五晶体管的栅极，该第十四晶体管的源极电性耦接于该第二电压源；一第十五晶体管，具有一漏极、一栅极与一源极，该第十五晶体管的漏极接收该第一控制信号，该第十五晶体管的栅极电性耦接于该第一暂存器级的第一端，该第十五晶体管的源极电性耦接于该第十四晶体管的漏极；及其中每一个扫瞄信号输出端包括有一第十六晶体管与一第十七晶体管，每一该第十六晶体管的栅极电性耦接于该第十四晶体管的栅极，每一该第十六晶体管的源极电性耦接于该第一电压源，每一该第十七晶体管的漏极分别一对一接收该第1，2. . . n个时脉信号，每一该第十七晶体管的栅极电性耦接于该第十五晶体管的源极，每一该第十七晶体管的源极电性耦 接于每一该第十六晶体管的漏极；该第二输出缓冲级包括有一第十八晶体管，具有一漏极、一栅极与一源极，该第十八晶体管的栅极电性耦接于该第二暂存器级的第二端，该第十八晶体管的源极接收该第二控制信号；一第十九晶体管，具有一漏极、一栅极与一源极，该第十九晶体管的漏极电性耦接于该第十八晶体管的漏极，该第十九晶体管的栅极电性耦接于该第二暂存器级的该第十一晶体管的栅极，该第十九晶体管的源极电性耦接于该第二电压源；一第二十晶体管，具有一漏极、一栅极与一源极，该第二十晶体管的漏极接收该第一控制信号，该第二十晶体管的栅极电性耦接于该第二暂存器级的第一端，该第二十晶体管的源极电性耦接于该第十八晶体管的漏极；及其中每一个扫瞄信号输出端包括有一第二十一晶体管与一第二十二晶体管，每一该第二十一晶体管的栅极电性耦接于该第十九晶体管的栅极，每一该第二十一晶体管的源极电性耦接于该第一电压源，每一该第二十二晶体管的漏极分别一对一接收该互补第l，2...n 个时脉信号，每一该第二十二晶体管的栅极电性耦接于该第二十晶体管的源极，每一该第二十二晶体管的源极电性耦接于每一该第二 i^一晶体管的漏极。
9.一种双向移位暂存器，包括一暂存器级，具有一第一端与一第二端，该暂存器级的第一端电性耦接于前一个暂存器级的输出端，该暂存器级的第二端电性耦接于次一个暂存器级的第一端，该暂存器级接收一第一控制信号、一第二控制信号与一末级时脉信号，该暂存器级还电性耦接于一第三电压源，其中该暂存器级使用I条时脉信号线 '及一输出缓冲级，电性I禹接于该暂存器级，该输出缓冲级具有一第一端、一第二端以及一扫瞄信号输出端，该输出缓冲级的第一端电性耦接于该暂存器级的该第一端，该输出缓冲级的第二端电性耦接于该暂存器级的该第二端，该输出缓冲级分别电性耦接于一第二电压源以及一第一电压源。
10.如权利要求9所述的双向移位暂存器，其特征在于，该第一电压源的位准大于该第二电压源的位准大于该第三电压源的位准。
11.如权利要求9所述的双向移位暂存器，其特征在于，该输出缓冲级还接收该第一控制信号、该第二控制信号以及一与该末级时脉信号具有相同相位的第一时脉信号。
12.—种双向移位暂存器的驱动方法,用以驱动复数个双向移位暂存器,每一个双向移位暂存器包括有一第一暂存器电路与一第二暂存器电路，该驱动方法包括有下列步骤提供一第一电压源、一第二电压源、一第三电压源、一第一控制信号与一第二控制信号;将该第一暂存器电路划分为一第一暂存器级与具有n个扫猫信号输出端的一第一输出缓冲级，以及将该第二暂存器电路划分为一第二暂存器级与具有n个扫瞄信号输出端的一第二输出缓冲级 '及电性I禹接该第一暂存器级的第一端于前一个双向移位暂存器的第二暂存器级的输出端、该第一暂存器级于该第三电压源，并使该第一暂存器级接收该第一控制信号、该第二控制信号与一互补第n个时脉信号，电性耦接该第一输出缓冲级的第一端于该第一暂存器级的第一端、该第一输出缓冲级的第二端于该第一暂存器级的第二端、该第一输出缓冲级于该第二电压源与该第一电压源、该第二暂存器级的第一端于该第一暂存器级的输出端、该第二暂存器级的第二端于次一个双向移位暂存器的第一暂存器的输出端、该第二暂存器级于该第三电压源，并使该第二暂存器级接收该第一控制信号、该第二控制信号与一第n个时脉信号，电性耦接该第二输出缓冲级的第一端于该第二暂存器级的第一端、该第二输出缓冲级的第二端于该第一暂存器级的第二端、该第二暂存器级的输出端于该第一暂存器级的第二端以及次一个双向位移暂存器的第一暂存器级的第一端、该第二输出缓冲级于该第二电压源与该第一电压源；其中该第一暂存器电路与该第二暂存器电路分别使用n+1条时脉信号线，且n为正整数。
13.如权利要求12所述的双向移位暂存器的驱动方法，其特征在于，该第一电压源的位准大于该第二电压源的位准大于该第三电压源的位准。
14.如权利要求12所述的双向移位暂存器的驱动方法，其特征在于，该第一输出缓冲级还接收该第一控制信号、该第二控制信号以及第1，2，...至n个时脉信号，而该第二输出缓冲级还接收该第一控制信号、该第二控制信号以及互补第1，2，...至n个时脉信号。
15.如权利要求14所述的双向移位暂存器的驱动方法，其特征在于，该第1，2，...至n 个时脉信号的脉波宽度与该第一输出缓冲级的级数成正比，而该互补第1，2，...至n个时脉信号的脉波宽度与该第二输出缓冲级的级数成正比。
16.如权利要求14所述的双向移位暂存器的驱动方法，其特征在于，该第1，2，...至 n个时脉信号的低逻辑位准与该互补第1，2，...至n个时脉信号的低逻辑位准相当于该第一电压源的位准，而该末级时脉信号与该互补末级时脉信号的低逻辑位准相当于该第三电压源的位准。
全文摘要
一种双向移位暂存器，包括有第一暂存器电路与第二暂存器电路，第一暂存器电路包括有第一暂存器级与具有n个扫瞄信号输出端的第二输出缓冲级，第一暂存器级还电性耦接于第三电压源，而第一输出缓冲级分别电性耦接于第二电压源以及第一电压源。其中第二暂存器电路具有相似于第一暂存器电路的架构，且第一暂存器电路与第二暂存器电路分别使用n+1条时脉信号线，且n为正整数。
文档编号G09G3/36GK102622954SQ201210067728
公开日2012年8月1日 申请日期2012年3月12日 优先权日2011年12月29日
发明者丁友信, 刘匡祥, 曾建彰 申请人:友达光电股份有限公司