移位寄存器、栅极驱动电路及其驱动方法、显示装置制造方法
【专利摘要】本发明实施例公开了一种移位寄存器、栅极驱动电路及其驱动方法、显示装置，涉及显示【技术领域】，能够抑制噪声，并降低栅极驱动电路的功耗。该移位寄存器包括的输入模块连接信号输入端，用于向用于作为上拉节点的第一节点输入信号；第一节点上拉模块连接第一时钟信号端，用于维持第一节点的电压为高电平；第一节点下拉模块连接低电压信号端，用于维持第一节点的电压为低电平；第二节点上拉模块连接输出模块，用于维持用于作为下拉节点的第二节点的电压为高电平；第二节点下拉模块连接低电压信号端，用于维持第二节点的电压为低电平；输出模块连接第一时钟信号端，将第一时钟信号提供给输出端子。
【专利说明】移位寄存器、栅极驱动电路及其驱动方法、显示装置
【技术领域】
[0001] 本发明涉及显示领域，尤其涉及一种移位寄存器、栅极驱动电路及其驱动方法、显 示装置。
【背景技术】
[0002] 薄膜晶体管液晶显示器的驱动器包括栅极驱动电路，具体地，栅极驱动电路包括 多个相互级联的移位寄存器，每级移位寄存器均连接到相应的栅线上，以输出栅极驱动信 号驱动栅线。多个移位寄存器的级联方式为：当前级移位寄存器的输入端连接到上一级移 位寄存器的输出端，并且下一级移位寄存器的输出端连接到当前级移位寄存器的复位端。
[0003] 现有技术中，栅极驱动电路中的每一级移位寄存器具有如图1所示的结构。发明 人发现，包括如图1所示的移位寄存器的栅极驱动电路的功耗较高，容易引起噪声，同时需 要上下两个虚拟的移位寄存器才能够正常工作，而虚拟的移位寄存器设置增加了栅极驱动 电路的布线的难度和栅极驱动电路的信号输出，从而进一步增加了栅极驱动电路的功耗。
【发明内容】
[0004] 本发明所要解决的技术问题在于提供一种移位寄存器、栅极驱动电路及其驱动方 法、显示装置，能够抑制噪声，并降低栅极驱动电路的功耗。
[0005] 为解决上述技术问题，本发明实施例提供了一种移位寄存器，采用如下技术方 案：
[0006] -种移位寄存器包括输入模块、输出模块、第一节点上拉模块、第一节点下拉模 块、第二节点上拉模块和第二节点下拉模块；
[0007] 所述输入模块连接信号输入端，用于向用于作为上拉节点的第一节点输入信号；
[0008] 所述第一节点上拉模块连接第一时钟信号端，用于维持所述第一节点的电压为高 电平；
[0009] 所述第一节点下拉模块连接低电压信号端，用于维持所述第一节点的电压为低电 平；
[0010] 所述第二节点上拉模块连接所述输出模块，用于维持用于作为下拉节点的第二节 点的电压为高电平；
[0011] 所述第二节点下拉模块连接所述低电压信号端，用于维持所述第二节点的电压为 低电平；
[0012] 所述输出模块连接所述第一时钟信号端，将第一时钟信号提供给输出端子。
[0013] 所述输入模块包括第一薄膜晶体管和第二薄膜晶体管；
[0014] 所述第一薄膜晶体管的栅极连接初始信号输入端，所述第一薄膜晶体管的漏极连 接第一直流信号输入端，所述第一薄膜晶体管的源极连接所述第一节点；
[0015] 所述第二薄膜晶体管的栅极连接复位信号输入端，所述第二薄膜晶体管的漏极连 接第二直流信号输入端，所述第二薄膜晶体管的源极连接所述第一节点。
[0016] 所述第一节点上拉模块包括第一电容，所述第一电容的一端连接所述第一节点， 所述第一电容的另一端连接所述输出模块。
[0017] 所述第一节点下拉模块包括第三薄膜晶体管和第四薄膜晶体管，所述第三薄膜晶 体管的栅极连接所述第二节点，所述第三薄膜晶体管的漏极连接所述低电压信号端，所述 第三薄膜晶体管的源极连接所述第一节点；
[0018] 所述第四薄膜晶体管的栅极连接所述第二节点，所述第四薄膜晶体管的漏极连接 所述第二节点，所述第四薄膜晶体管的源极连接所述低电压信号端。
[0019] 所述第二节点上拉模块包括第二电容和第五薄膜晶体管；
[0020] 所述第二电容的一端连接所述输出模块，所述第二电容的另一端连接所述低电压 信号端；
[0021] 所述第五薄膜晶体管的栅极和漏极连接第二时钟信号端，所述第五薄膜晶体管的 源极连接所述第二节点。
[0022] 所述第二节点下拉模块包括第六薄膜晶体管、第七薄膜晶体管和第八薄膜晶体 管；
[0023] 所述第六薄膜晶体管的栅极连接所述上拉节点，所述第六薄膜晶体管的漏极连接 所述低电压信号端，所述第六薄膜晶体管的源极连接所述第一节点下拉模块；
[0024] 所述第七薄膜晶体管的栅极连接所述输出端子，所述第七薄膜晶体管的漏极连接 所述低电压信号端，所述第七薄膜晶体管的源极连接所述第一节点下拉模块；
[0025] 所述第八薄膜晶体管的栅极连接所述输出模块，所述第八薄膜晶体管的漏极连接 所述低电压信号端，所述第八薄膜晶体管的源极连接所述第二节点。
[0026] 所述输出模块包括第九薄膜晶体管和第十薄膜晶体管；
[0027] 所述第九薄膜晶体管的栅极连接所述第二节点，所述第九薄膜晶体管的漏极连接 所述低电压信号端，所述第九薄膜晶体管的源极连接所述第一节点上拉模块；
[0028] 所述第十薄膜晶体管的栅极连接所述第一节点，所述第十薄膜晶体管的漏极连接 所述第一时钟信号端，所述第十薄膜晶体管的源极连接所述第一节点上拉模块。
[0029] 本发明实施例还提供了一种栅极驱动电路，采用如下技术方案：
[0030] 该栅极驱动电路包括相互级联的多个如上所述的移位寄存器，除第一级移位寄存 器和最后一级移位寄存器之外，每一级移位寄存器的初始信号输入端均连接自身的上一级 移位寄存器的输出端子，每一级移位寄存器单元的复位信号输入端均连接自身的下一级移 位寄存器的输出端子，每一级移位寄存器的输出端子连接自身的上一级移位寄存器的复位 信号输入端以及自身的下一级移位寄存器的初始信号输入端。
[0031] 本发明实施例提供了一种移位寄存器和栅极驱动电路，其中，移位寄存器包括：输 入模块、输出模块、第一节点上拉模块、第一节点下拉模块、第二节点上拉模块和第二节点 下拉模块，输入模块连接信号输入端，用于向用于作为上拉节点的第一节点输入信号；第一 节点上拉模块连接第一时钟信号端，用于维持第一节点的电压为高电平；第一节点下拉模 块连接低电压信号端，用于维持第一节点的电压为低电平；第二节点上拉模块连接输出模 块，用于维持用于作为下拉节点的第二节点的电压为高电平；第二节点下拉模块连接低电 压信号端，用于维持第二节点的电压为低电平；输出模块连接第一时钟信号端，将第一时钟 信号提供给输出端子。该移位寄存器在下一帧打开前通过第一节点下拉单元对第一节点进 行放电，有效避免第一节点处噪声的产生，通过输出模块对输出端子进行放电，有效避免输 出端子处噪声的产生；同时，第二时钟信号端的每一个高电平信号都能够将第二节点的电 位拉高，大大降低了栅极驱动电路的功耗。另外，由于栅极驱动电路包括相互级联的多个如 上所述的移位寄存器，不需要再设置虚拟的移位寄存器，可以有效地减小布线空间，并进一 步降低了栅极驱动电路的功耗。
[0032] 此外，本发明实施例还提供了一种显示装置，该显示装置包括以上所述的栅极驱 动电路。
[0033] 为了进一步解决上述技术问题，本发明实施例还提供了一种栅极驱动电路的驱动 方法，采用如下技术方案：
[0034] 一种栅极驱动电路的驱动方法包括：
[0035] 第一阶段，第一直流信号输入端和初始信号输入端输出高电平，第一时钟信号端、 第二时钟信号端和复位信号输入端输出低电平，第一薄膜晶体管导通，第一节点电压升高， 第一电容充电，第六薄膜晶体管导通，第二节点电位被拉低，第十薄膜晶体管导通，输出端 子电位被拉低；
[0036] 第二阶段，所述第一直流信号输入端和所述第一时钟信号端输出高电平，所述初 始信号输入端、所述第二时钟信号端和所述复位信号输入端输出低电平，所述第一薄膜晶 体管截止，所述第一节点的电压升高，第十薄膜晶体管导通，所述输出端子输出高电平，所 述第六薄膜晶体管、第七薄膜晶体管和第八薄膜晶体管导通，所述第二节点电位被拉低；
[0037] 第三阶段，所述第一直流信号输入端、所述第二时钟信号端和所述复位信号输入 端输出高电平，所述第一时钟信号端和所述初始信号输入端输出低电平，第五薄膜晶体管 导通，第二电容充电，所述第二节点电位被拉高，第三薄膜晶体管和第四薄膜晶体管导通， 所述第一节点电位被拉低，第九薄膜晶体管导通，所述输出端子电位被拉低。
[0038] 本发明实施例提供了一种栅极驱动电路的驱动方法，该驱动方法包括如上所述的 第一阶段、第二阶段和第三阶段，其中，在下一帧打开前，第三薄膜晶体管和第四薄膜晶体 管导通，对第一节点进行放电，有效避免第一节点处噪声的产生，第二电容使得第二节点处 于高电位，第九薄膜晶体管在下一帧开始前始终导通，使得输出端子处于低电位，有效避免 输出端子处噪声的产生；同时，第二时钟信号端的每一个高电平信号都能够将第二节点的 电位拉高，大大降低了栅极驱动电路的功耗。另外，由于栅极驱动电路包括相互级联的多个 如上所述的移位寄存器，不需要再设置虚拟的移位寄存器，可以有效地减小布线空间，并进 一步降低了栅极驱动电路的功耗。
【专利附图】
【附图说明】
[0039] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述 中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些 实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附 图获得其他的附图。
[0040] 图1为现有技术中的移位寄存器的示意图；
[0041] 图2为本发明实施例中的移位寄存器的示意图；
[0042] 图3为本发明实施例中的栅极驱动电路的示意图；
[0043] 图4为本发明实施例中的栅极驱动电路正向扫描时的时序图；
[0044] 图5为本发明实施例中的栅极驱动电路正向扫描时的输出波形图；
[0045] 图6为本发明实施例中的栅极驱动电路反向扫描时的时序图；
[0046] 图7为本发明实施例中的栅极驱动电路反向扫描时的输出波形图。
[0047] 附图标记说明：
[0048] 1 一输入模块； 2-第一节点上拉模块；3-第一节点下拉模块；
[0049] 4 一第二节点上拉模块；5-第二节点下拉模块；6-输出模块。
【具体实施方式】
[0050] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完 整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发 明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施 例，都属于本发明保护的范围。
[0051] 实施例一
[0052] 本发明实施例提供了一种移位寄存器，能够抑制噪声，并降低栅极驱动电路的功 耗。
[0053] 如图2所示，该移位寄存器包括输入模块1、第一节点上拉模块2、第一节点下拉模 块3、第二节点上拉模块4、第二节点下拉模块5和输出模块6。
[0054] 具体地，输入模块1连接信号输入端，用于向用于作为上拉节点的第一节点TO输 入信号。信号输入端包括第一直流信号输入端CN，第二直流信号输入端CNB，初始信号输入 端STV_U和复位信号输入端Reset。
[0055] 第一节点上拉模块2连接第一时钟信号端，用于维持第一节点PU的电压为高电 平。
[0056] 第一节点下拉模块3连接低电压信号端VGL，用于维持第一节点PU的电压为低电 平。
[0057] 第二节点上拉模块4连接输出模块6,用于维持用于作为下拉节点的第二节点 的电压为高电平。
[0058] 第二节点下拉模块5连接低电压信号端VGL，用于维持第二节点的电压为低电 平。
[0059] 输出模块6连接第一时钟信号端CK，将第一时钟信号提供给输出端子0UT_N。
[0060] 示例性地，如图2所示，输入模块1包括第一薄膜晶体管Ml和第二薄膜晶体管M2。
[0061] 其中，第一薄膜晶体管Ml的栅极连接初始信号输入端STV_U，第一薄膜晶体管Ml 的漏极连接第一直流信号输入端CN，第一薄膜晶体管Ml的源极连接第一节点PU。
[0062] 第二薄膜晶体管M2的栅极连接复位信号输入端Reset，第二薄膜晶体管M2的漏极 连接第二直流信号输入端CNB，第二薄膜晶体管M2的源极连接第一节点PU。
[0063] 第一节点上拉模块2包括第一电容C1，第一电容C1的一端连接第一节点PU，第一 电容C1的另一端连接输出模块6。
[0064] 第一节点下拉模块3包括第三薄膜晶体管M3和第四薄膜晶体管M4。
[0065] 其中，第三薄膜晶体管M3的栅极连接第二节点H)，第三薄膜晶体管M3的漏极连接 低电压信号端VGL，第三薄膜晶体管M3的源极连接第一节点PU。
[0066] 第四薄膜晶体管M4的栅极连接第二节点ro，第四薄膜晶体管M4的漏极连接第二 节点ro，第四薄膜晶体管M4的源极连接低电压信号端VGL。
[0067] 第二节点上拉模块4包括第二电容和第五薄膜晶体管M5。
[0068] 其中，第二电容的一端连接输出模块6,第二电容C2的另一端连接低电压信号端 VGL。
[0069] 第五薄膜晶体管M5的栅极和漏极连接第二时钟信号端CKB，第五薄膜晶体管M5的 源极连接第二节点ro。
[0070] 第二节点下拉模块5包括第六薄膜晶体管M6、第七薄膜晶体管M7和第八薄膜晶体 管M8。
[0071] 其中，第六薄膜晶体管M6的栅极连接上拉节点PU，第六薄膜晶体管M6的漏极连接 低电压信号端VGL，第六薄膜晶体管M6的源极连接第一节点下拉模块3。
[0072] 第七薄膜晶体管M7的栅极连接输出端子0UT_N，第七薄膜晶体管M7的漏极连接低 电压信号端VGL，第七薄膜晶体管M7的源极连接第一节点下拉模块3。
[0073] 第八薄膜晶体管M8的栅极连接输出模块6,第八薄膜晶体管M8的漏极连接低电压 信号端VGL，第八薄膜晶体管M8的源极连接第二节点H)。
[0074] 输出模块6包括第九薄膜晶体管M9和第十薄膜晶体管M10。
[0075] 其中，第九薄膜晶体管M9的栅极连接第二节点H)，第九薄膜晶体管M9的漏极连接 低电压信号端VGL，第九薄膜晶体管M9的源极连接第一节点上拉模块2。
[0076] 第十薄膜晶体管M10的栅极连接第一节点PU，第十薄膜晶体管M10的漏极连接第 一时钟信号端CK，第十薄膜晶体管M10的源极连接第一节点上拉模块2。
[0077] 需要说明的是，上述所有薄膜晶体管均为N型薄膜晶体管或者P型薄膜晶体管，本 发明实施例中优选所有薄膜晶体管均为N型薄膜晶体管。
[0078] 本发明实施例提供了一种移位寄存器，该移位寄存器包括：输入模块、输出模块、 第一节点上拉模块、第一节点下拉模块、第二节点上拉模块和第二节点下拉模块，其中，输 入模块连接信号输入端，用于向用于作为上拉节点的第一节点输入信号；第一节点上拉模 块连接第一时钟信号端，用于维持第一节点的电压为高电平；第一节点下拉模块连接低电 压信号端，用于维持第一节点的电压为低电平；第二节点上拉模块连接输出模块，用于维持 用于作为下拉节点的第二节点的电压为高电平；第二节点下拉模块连接低电压信号端，用 于维持第二节点的电压为低电平；输出模块连接第一时钟信号端，将第一时钟信号提供给 输出端子。该移位寄存器中，在下一帧打开前通过第一节点下拉单元对第一节点进行持续 放电，有效避免第一节点处噪声的产生，通过输出模块对输出端子进行持续放电，有效避免 输出端子处噪声的产生；同时，第二时钟信号的每一个高电平信号都能够将第二节点的电 位拉高，大大降低了栅极驱动电路的功耗。
[0079] 实施例二
[0080] 本发明实施例提供了一种栅极驱动电路，能够抑制噪声，并降低栅极驱动电路的 功耗。
[0081] 如图3所示，该栅极驱动电路包括相互级联的多个如上所述的移位寄存器，除第 一级移位寄存器和最后一级移位寄存器之外，每一级移位寄存器的初始信号输入端STV_U 均连接自身的上一级移位寄存器的输出端子，每一级移位寄存器单元的复位信号输入端均 连接自身的下一级移位寄存器的输出端子〇UT_N，每一级移位寄存器的输出端子OUT_N连 接自身的上一级移位寄存器的复位信号输入端Reset以及自身的下一级移位寄存器的初 始信号输入端STV_U。具有如上结构的栅极驱动电路能够实现双向扫描。
[0082] 本发明实施例提供了一种栅极驱动电路，该栅极驱动电路包括相互级联的多个如 实施例一所述的移位寄存器，该栅极驱动电路扫描过程中，在下一帧打开前通过第一节点 下拉单元对第一节点进行放电，有效避免第一节点处噪声的产生，通过输出模块对输出端 子进行放电，有效避免输出端子处噪声的产生；同时，第二时钟信号端的每一个高电平信号 都能够将第二节点的电位拉高，大大降低了栅极驱动电路的功耗。另外，由于栅极驱动电路 包括相互级联的多个如上所述的移位寄存器，不需要再设置虚拟的移位寄存器，可以有效 地减小布线空间，并进一步降低了栅极驱动电路的功耗。
[0083] 下面结合附图对本发明实施例提供的栅极驱动电路的驱动方法进行说明，其中， 栅极驱动电路包括的移位寄存器的电路如图3所示。
[0084] 需要说明的是，当栅极驱动电路进行扫描时，所有薄膜晶体管均为高电平导通，低 电平截止，且第一时钟信号CK与第二时钟信号CKB的相位相反。
[0085] 具体地，当栅极驱动电路正向扫描（自第一级移位寄存器扫描至第N级移位寄存 器）时，由第一级移位寄存器的初始信号输入端STV_U输入初始信号，如图4和图5所示， 第一阶段S1，第一直流信号输入端CN和初始信号输入端STV_U输出高电平，第一时钟信号 端CK、第二时钟信号端CKB和复位信号输入端Reset输出低电平，使得第一薄膜晶体管Ml 导通，使得第一电容Cl充电，第一节点PU的电压升高，从而使得第六薄膜晶体管M6导通， 第二节点ro通过第六薄膜晶体管M6放电，进而将第二节点ro的电位拉低。同时，第十薄 膜晶体管M10导通，输出端子0UT_N通过第十薄膜晶体管M10放电，使得输出端子0UT_N的 电位被拉低。
[0086] 第二阶段S2,第一直流信号输入端CN和第一时钟信号端CK输出高电平，初始信号 输入端STV_U、第二时钟信号端CKB和复位信号输入端Reset输出低电平，使得第一薄膜晶 体管Ml截止，由于第一电容C1的自举作用，使得第一节点PU的电压继续升高，进而使得第 十薄膜晶体管M10导通，使得第一时钟信号端CK输出的信号能够通过第十薄膜晶体管M10， 使得输出端子〇UT_N输出高电平。同时，第六薄膜晶体管M6、第七薄膜晶体管M7和第八薄 膜晶体管M8导通，第二节点通过第六薄膜晶体管M6、第七薄膜晶体管M7和第八薄膜晶 体管M8放电，使得第二节点ro的电位被拉低。
[0087] 第三阶段S3,第一直流信号输入端CN、第二时钟信号端CKB和复位信号输入端 Reset输出高电平，第一时钟信号端CK和初始信号输入端STV_U输出低电平，使得第五薄膜 晶体管M5导通，第二电容C2充电，从而将第二节点ro的电位拉高，进而使得第三薄膜晶体 管M3和第四薄膜晶体管M4导通，第一节点PU通过第三薄膜晶体管M3和第四薄膜晶体管 M4放电，使得第一节点PU的电位被拉低。同时，由于第二节点ro的电位高，第九薄膜晶体 管M9导通，输出端子0UT_N通过第九薄膜晶体管M9放电，使得输出端子0UT_N的电位被拉 低。
[0088] 当栅极驱动电路反向扫描（自第N级移位寄存器扫描至第一级移位寄存器）时， 第N级移位寄存器的复位信号输入端Reset端连接初始信号输入端STV_D，如图6和图7所 示，第一阶段si，第二直流信号输入端CNB和初始信号输入端STV_D输出高电平，第一时钟 信号端CK、第二时钟信号端CKB和复位信号输入端Reset输出低电平，使得第二薄膜晶体管 M2导通，使得第一电容C1充电，第一节点PU的电压升高，从而使得第六薄膜晶体管M6导 通，第二节点ro通过第六薄膜晶体管M6放电，进而将第二节点ro的电位拉低。同时，第十 薄膜晶体管M10导通，输出端子OUT_N通过第十薄膜晶体管M10放电，使得输出端子OUT_N 的电位被拉低。
[0089] 第二阶段S2,第二直流信号输入端CNB和第一时钟信号端CK输出高电平，初始信 号输入端STV_D、第二时钟信号端CKB和复位信号输入端Reset输出低电平，使得第二薄膜 晶体管M2截止，由于第一电容C1的自举作用，使得第一节点PU的电压继续升高，进而使得 第十薄膜晶体管M10导通，使得第一时钟信号端CK输出的信号能够通过第十薄膜晶体管 M10,使得输出端子0UT_N输出高电平。同时，第六薄膜晶体管M6、第七薄膜晶体管M7和第 八薄膜晶体管M8导通，第二节点通过第六薄膜晶体管M6、第七薄膜晶体管M7和第八薄 膜晶体管M8放电，使得第二节点ro的电位被拉低。
[0090] 第三阶段S3,第二直流信号输入端CNB、第二时钟信号端CKB和复位信号输入端 Reset输出高电平，第一时钟信号端CK和初始信号输入端STV_D输出低电平，使得第五薄膜 晶体管M5导通，第二电容C2充电，从而将第二节点ro的电位拉高，进而使得第三薄膜晶体 管M3和第四薄膜晶体管M4导通，第一节点PU通过第三薄膜晶体管M3和第四薄膜晶体管 M4放电，使得第一节点PU的电位被拉低。同时，由于第二节点ro的电位高，第九薄膜晶体 管M9导通，输出端子0UT_N通过第九薄膜晶体管M9放电，使得输出端子0UT_N的电位被拉 低。
[0091] 在上述栅极驱动电路的扫描过程中，无论正向扫描还是反向扫描时，在下一帧打 开前，第三薄膜晶体管M3和第四薄膜晶体管M4导通，对第一节点PU进行放电，有效避免了 第一节点TO处噪声的产生，同时，第二电容C2使得第二节点ro处于高电位，使得第九薄膜 晶体管M9在下一帧开始前始终导通，输出端子0UT_N通过第九薄膜晶体管M9放电，使得输 出端子〇UT_N处于低电位，有效避免输出端子0UT_N处噪声的产生。另外，第二时钟信号端 CKB的每一个高电平信号都能够将第二节点ro的电位拉高，从而大大降低了栅极驱动电路 的功耗。此外，由于栅极驱动电路包括相互级联的多个如上所述的移位寄存器，不需要再设 置虚拟的移位寄存器，从而可以有效地减小布线空间，并进一步降低了栅极驱动电路的功 耗。
[0092] 此外，本发明实施例还提供了一种显示装置，该显示装置包括以上所述的栅极驱 动电路。该显示装置可以为：液晶面板、平板电脑、电视机、显示器、笔记本电脑、电子纸、手 机、数码相框、导航仪等任何具有显示功能的产品或部件。
[0093] 通过以上的实施方式的描述，所属领域的技术人员可以清楚地了解到本发明可借 助软件加必需的通用硬件的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳 的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部 分可以以软件产品的形式体现出来，该计算机软件产品存储在可读取的存储介质中，如计 算机的软盘，硬盘或光盘等，包括若干指令用以使得一台计算机设备（可以是个人计算机， 服务器，或者网络设备等）执行本发明各个实施例所述的方法。
[0094] 以上所述，仅为本发明的【具体实施方式】，但本发明的保护范围并不局限于此，任何 熟悉本【技术领域】的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵 盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
【权利要求】
1. 一种移位寄存器，其特征在于，包括输入模块、输出模块、第一节点上拉模块、第一节 点下拉模块、第二节点上拉模块和第二节点下拉模块； 所述输入模块连接信号输入端，用于向用于作为上拉节点的第一节点输入信号； 所述第一节点上拉模块连接第一时钟信号端，用于维持所述第一节点的电压为高电 平； 所述第一节点下拉模块连接低电压信号端，用于维持所述第一节点的电压为低电平； 所述第二节点上拉模块连接所述输出模块，用于维持用于作为下拉节点的第二节点的 电压为高电平； 所述第二节点下拉模块连接所述低电压信号端，用于维持所述第二节点的电压为低电 平； 所述输出模块连接所述第一时钟信号端，将第一时钟信号提供给输出端子。
2. 根据权利要求1所述的移位寄存器，其特征在于， 所述输入模块包括第一薄膜晶体管和第二薄膜晶体管； 所述第一薄膜晶体管的栅极连接初始信号输入端，所述第一薄膜晶体管的漏极连接第 一直流信号输入端，所述第一薄膜晶体管的源极连接所述第一节点； 所述第二薄膜晶体管的栅极连接复位信号输入端，所述第二薄膜晶体管的漏极连接第 二直流信号输入端，所述第二薄膜晶体管的源极连接所述第一节点。
3. 根据权利要求1所述的移位寄存器，其特征在于， 所述第一节点上拉模块包括第一电容，所述第一电容的一端连接所述第一节点，所述 第一电容的另一端连接所述输出模块。
4. 根据权利要求1所述的移位寄存器，其特征在于， 所述第一节点下拉模块包括第三薄膜晶体管和第四薄膜晶体管，所述第三薄膜晶体管 的栅极连接所述第二节点，所述第三薄膜晶体管的漏极连接所述低电压信号端，所述第三 薄膜晶体管的源极连接所述第一节点； 所述第四薄膜晶体管的栅极连接所述第二节点，所述第四薄膜晶体管的漏极连接所述 第二节点，所述第四薄膜晶体管的源极连接所述低电压信号端。
5. 根据权利要求1所述的移位寄存器，其特征在于， 所述第二节点上拉模块包括第二电容和第五薄膜晶体管； 所述第二电容的一端连接所述输出模块，所述第二电容的另一端连接所述低电压信号 端； 所述第五薄膜晶体管的栅极和漏极连接第二时钟信号端，所述第五薄膜晶体管的源极 连接所述第二节点。
6. 根据权利要求1所述的移位寄存器，其特征在于， 所述第二节点下拉模块包括第六薄膜晶体管、第七薄膜晶体管和第八薄膜晶体管； 所述第六薄膜晶体管的栅极连接所述上拉节点，所述第六薄膜晶体管的漏极连接所述 低电压信号端，所述第六薄膜晶体管的源极连接所述第一节点下拉模块； 所述第七薄膜晶体管的栅极连接所述输出端子，所述第七薄膜晶体管的漏极连接所述 低电压信号端，所述第七薄膜晶体管的源极连接所述第一节点下拉模块； 所述第八薄膜晶体管的栅极连接所述输出模块，所述第八薄膜晶体管的漏极连接所述 低电压信号端，所述第八薄膜晶体管的源极连接所述第二节点。
7. 根据权利要求1所述的移位寄存器，其特征在于， 所述输出模块包括第九薄膜晶体管和第十薄膜晶体管； 所述第九薄膜晶体管的栅极连接所述第二节点，所述第九薄膜晶体管的漏极连接所述 低电压信号端，所述第九薄膜晶体管的源极连接所述第一节点上拉模块； 所述第十薄膜晶体管的栅极连接所述第一节点，所述第十薄膜晶体管的漏极连接所述 第一时钟信号端，所述第十薄膜晶体管的源极连接所述第一节点上拉模块。
8. -种栅极驱动电路，其特征在于，包括相互级联的多个如权利要求1-7任一项所述 的移位寄存器，除第一级移位寄存器和最后一级移位寄存器之外，每一级移位寄存器的初 始信号输入端均连接自身的上一级移位寄存器的输出端子，每一级移位寄存器单元的复位 信号输入端均连接自身的下一级移位寄存器的输出端子，每一级移位寄存器的输出端子连 接自身的上一级移位寄存器的复位信号输入端以及自身的下一级移位寄存器的初始信号 输入端。
9. 一种显示装置，其特征在于，包括如权利要求8所述的栅极驱动电路。
10. -种栅极驱动电路的驱动方法，其特征在于，包括： 第一阶段，第一直流信号输入端和初始信号输入端输出高电平，第一时钟信号端、第二 时钟信号端和复位信号输入端输出低电平，第一薄膜晶体管导通，第一节点电压升高，第一 电容充电，第六薄膜晶体管导通，第二节点电位被拉低，第十薄膜晶体管导通，输出端子电 位被拉低； 第二阶段，所述第一直流信号输入端和所述第一时钟信号端输出高电平，所述初始信 号输入端、所述第二时钟信号端和所述复位信号输入端输出低电平，所述第一薄膜晶体管 截止，所述第一节点的电压升高，第十薄膜晶体管导通，所述输出端子输出高电平，所述第 六薄膜晶体管、第七薄膜晶体管和第八薄膜晶体管导通，所述第二节点电位被拉低； 第三阶段，所述第一直流信号输入端、所述第二时钟信号端和所述复位信号输入端输 出高电平，所述第一时钟信号端和所述初始信号输入端输出低电平，第五薄膜晶体管导通， 第二电容充电，所述第二节点电位被拉高，第三薄膜晶体管和第四薄膜晶体管导通，所述第 一节点电位被拉低，第九薄膜晶体管导通，所述输出端子电位被拉低。
【文档编号】G09G3/36GK104217693SQ201410447285
【公开日】2014年12月17日 申请日期:2014年9月4日 优先权日:2014年9月4日
【发明者】郝学光, 李成, 安星俊, 柳奉烈 申请人:京东方科技集团股份有限公司, 鄂尔多斯市源盛光电有限责任公司