一种栅极驱动单元及驱动电路的制作方法

本发明属于液晶显示领域，尤其涉及一种栅极驱动单元及驱动电路。

背景技术：

传统的液晶显示器的驱动电路一般为外部搭载的集成电路模组的形式，如普遍采用的TAB(Tape Automated Bonding)封装结构。而随着薄膜晶体管半导体工艺的发展、窄边框技术的流行和降低成本的要求，基于LCD电视面板周边的集成电路技术逐渐成为研究的焦点，其中典型的应用是阵列基板行驱动技术(GOA，Gate Driver On Array)。

GOA驱动电路是利用液晶显示器Array制程将行(Gate)扫描驱动信号电路制作在阵列基板上来实现对像素单元的逐行驱动扫描。GOA驱动电路不仅能够减少外接集成电路的焊接工序，提高集成度，还可以提升产能降低生产成本，近年来逐渐成为一个趋势。另外，随着窄边框技术的流行，大尺寸液晶显示设备也需要得到相应的技术支持，因此对驱动电路提出了更多要求。

由于用于操作一行像素的GOA驱动单元在一帧时间里面开启的时间只有几十微秒，关闭的时间却很长，因而下拉维持单元长期处于开启状态，这样就对其稳定性方面要求很高。现有技术中一般通过增加下拉维持单元中关键晶体管的沟道长度来提高产品整体的可靠性。因为增加晶体管的沟道长度可以增加GOA电路高温高湿测试的时间。但对不同沟道长度的晶体管，如果采用同种穿透率的光罩曝光制作会带来膜层不均的问题，而采用不同穿透率的光罩，又会导致成本增加。

本发明针对上述问题提出改进的技术方案来增加电路的可靠性。

技术实现要素：

本发明所要解决的技术问题之一是需要提供一种可靠性更高的GOA驱动电路。

为了解决上述技术问题，本申请的实施例首先提供了一种栅极驱动单元，包括上拉控制单元，接收前一级栅极驱动单元的行扫描信号，生成控制上拉级传单元动作的扫描控制信号；上拉级传单元，与所述上拉控制单元相连接，根据接收的扫描控制信号将扫描时钟信号转化为行扫描信号；下拉单元，与所述上拉控制单元和上拉级传单元相连接，用于将所述扫描控制信号和行扫描信号下拉至低电平；下拉维持单元，与所述上拉控制单元和上拉级传单元相连接，用于在非本行像素单元的行扫描期间将所述扫描控制信号和行扫描信号维持在低电平。

优选地，所述下拉维持单元包括由桥接晶体管的源极和漏极相连接的第一下拉维持单元和第二下拉维持单元：所述第一下拉维持单元包括分别用于维持所述行扫描信号和扫描控制信号低电平的第一下拉晶体管、第二下拉晶体管、第三下拉晶体管和第四下拉晶体管；所述第一下拉晶体管的漏极连接所述行扫描信号，其源极与所述第二下拉晶体管的漏极串接，所述第三下拉晶体管的漏极连接所述扫描控制信号，其源极与所述第四下拉晶体管的漏极串接，所述第二下拉晶体管和第四下拉晶体管的源极均耦接于直流下拉电压；各下拉晶体管的栅极共同耦接于所述桥接晶体管的源极或漏极；所述第二下拉维持单元具有与所述第一下拉维持单元镜像的电路结构。

优选地，所述下拉维持单元包括由桥接晶体管的源极和漏极相连接的第一下拉维持单元和第二下拉维持单元：所述第一下拉维持单元包括分别用于维持所述行扫描信号和扫描控制信号低电平的第一下拉晶体管、第二下拉晶体管和第三下拉晶体管；所述第一下拉晶体管的漏极连接所述行扫描信号，其源极与所述第二下拉晶体管的漏极串接，所述第三下拉晶体管的漏极连接所述扫描控制信号，其源极与所述第一下拉晶体管和第二下拉晶体管的源漏极串接点耦接；各下拉晶体管的栅极共同耦接于所述桥接晶体管的源极或漏极；所述第二下拉维持单元具有与所述第一下来维持单元镜像的电路结构。

优选地，所述下拉维持单元还包括由桥接晶体管的源极和漏极相连接的第一交替控制单元和第二交替控制单元：所述第一交替控制单元包括，第五晶体管，其栅极和漏极耦接在一起，用于接收第一交替控制信号；第六晶体管，其栅极和漏极分别与所述第五晶体管的源极和漏极耦接；第七晶体管，其漏极和源极分别与所述第六晶体管的漏极和源极耦接，其栅极用于接收第二交替控制信号；第八晶体管，其漏极与所述第六晶体管的栅极耦接，其栅极与所述桥接晶体管的栅极耦接，其源极连接直流下拉电压；所述第二交替控制单元具有与所述第一交替控制单元镜像的电路结构，且其第一交替控制信号与第二交替控制信号的输入端互换；所述第一交替控制信号与所述第二交替控制信号交替为高电平和低电平。

优选地，所述交替控制信号的频率小于所述栅极驱动单元的扫描时钟信号的频率。

优选地，所述下拉单元包括第九下拉晶体管和第十下拉晶体管，所述第九下拉晶体管和第十下拉晶体管的漏极分别连接行扫描信号和扫描控制信号，其源极连接直流下拉电压，其栅极共同连接下一级栅极驱动单元的行扫描信号。

优选地，所述第九下拉晶体管的栅极连接后一级栅极驱动单元的行扫描信号，所述第十下拉晶体管的栅极连接间隔的后一级栅极驱动单元的行扫描信号。

优选地，所述上拉级传单元包括：上拉晶体管，其栅极连接扫描控制信号，其漏极连接扫描时钟信号，其源极生成并输出行扫描信号；自举电容，其两端并联接在所述上拉晶体管的栅极与源极，用于在输出行扫描信号时抬升所述扫描控制信号以保证上拉晶体管的可靠输出。

优选地，所述上拉控制单元包括上拉控制晶体管，所述上拉晶体管的栅极与漏极耦接在一起，接收上一级栅极驱动单元的行扫描信号，在所述行扫描信号为高电平时生成并输出扫描控制信号。

本申请的实施例还提供了一种栅极驱动电路，由如权利要求1至9中任一项所述的栅极驱动单元级联构成，采用四个频率相等的扫描时钟信号依序驱动各栅极驱动单元，每个扫描时钟信号包含四分之一周期的高电平和四分之三周期的低电平，且后一级栅极驱动单元的扫描时钟信号较前一级栅极驱动单元的扫描时钟信号滞后四分之一周期。

与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：

通过采用镜像的下拉维持电路结构以及采用两个晶体管串联实现信号的下拉维持，间接改善了下拉维持单元的漏电，增加了栅极驱动电路的可靠性。

本发明的其他优点、目标，和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书，权利要求书，以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本申请的技术方案或现有技术的进一步理解，并且构成说明书的一部分。其中，表达本申请实施例的附图与本申请的实施例一起用于解释本申请的技术方案，但并不构成对本申请技术方案的限制。

图1为根据本发明一实施例的栅极驱动单元的结构示意图；

图2为根据本发明另一实施例的栅极驱动单元的结构示意图；

图3为根据本发明另一实施例的栅极驱动单元的等效电路图；

图4为根据本发明另一实施例的栅极驱动单元工作时的信号波形示意图；

图5为根据本发明又一实施例的栅极驱动单元的结构示意图。

具体实施方式

以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成相应技术效果的实现过程能充分理解并据以实施。本申请实施例以及实施例中的各个特征，在不相冲突前提下可以相互结合，所形成的技术方案均在本发明的保护范围之内。

图1为根据本发明一实施例的栅极驱动单元的结构示意图，如图所示，栅极驱动单元的主要结构包括上拉控制单元110，上拉级传单元120，下拉单元130和下拉维持单元140。其中，上拉控制单元110接收前一级栅极驱动单元的行扫描信号，生成控制上拉级传单元120动作的扫描控制信号Qn，上拉级传单元120与上拉控制单元110相连接，根据接收的扫描控制信号Qn将扫描时钟信号CK转化为行扫描信号Gn，下拉单元130分别与上拉控制单元110和上拉级传单元120相连接，用于在第一时间将扫描控制信号Qn和行扫描信号Gn下拉至低电平，下拉维持单元140与上拉控制单元110和上拉级传单元120相连接，用于在非本行像素单元的行扫描期间将扫描控制信号Qn和行扫描信号Gn维持在低电平。下面结合具体的实施例详细说明上述结构。

图2为根据本发明另一实施例的栅极驱动单元的结构示意图，该第N级栅极驱动单元控制对显示区域的第N行水平扫描线Gn充电。

具体的，上拉控制单元110主要用于控制上拉级传单元120的开启时间，实现液晶面板的逐行扫描。上拉控制单元110可以由上拉控制晶体管T11构成，该上拉控制晶体管T11的栅极和漏极耦接在一起，接收来自上一级(第N-1级)的栅极驱动单元的行扫描信号Gn-1，在Gn-1为高电平时生成并输出扫描控制信号Qn。

扫描控制信号Qn负责整个栅极驱动单元的正确工作时序。当行扫描进行到第N级时，Qn为高电平，可用于开启上拉级传单元120输出行扫描信号Gn。当第N级处于非行扫描状态时，需要保证Qn为可靠的低电平，使上拉级传单元120不输出。因此，在栅极驱动单元以及驱动电路的设计中，必须保证扫描控制信号的时序正确。

上拉级传单元120包括上拉晶体管T21，T21的栅极接收由上拉控制单元110生成的扫描控制信号Qn，T21的漏极接收扫描时钟信号CK，T21的源极作为上拉级传单元120的行扫描信号输出端，连接第N行水平扫描线，生成并输出行扫描信号Gn。

上拉级传单元120还包括自举电容Cb，该自举电容Cb的作用是在Qn为高电平时，存储上拉晶体管T21栅源端的电压，当Gn输出高电平的行扫描信号时，自举电容可以二次抬升上拉晶体管T21的栅极的电位，以保证上拉晶体管T21可靠地开启与输出行扫描信号。在完成本行的扫描时序后，Gn输出低电平，并在其他行进行扫描的时候一直维持这个低电平。

下拉单元130用于在第一时间将上拉晶体管T21的源极电位和栅极电位拉低为低电位，即关闭行扫描信号Gn。下拉单元130包括下拉晶体管T31(第九下拉晶体管)和下拉晶体管T41(第十下拉晶体管)。其中，T31用于下拉行扫描信号Gn的电位，T31的漏极连接行扫描信号Gn，即作用于第N行水平扫描线。T41用于下拉扫描控制信号Qn，以便关闭上拉晶体管T21。T41的漏极连接扫描控制信号。T31与T41的源极共同耦接于直流下拉电压VSS。

一般的，T31与T41的栅极耦接在一起，并与第N+1行的水平扫描线Gn+1相连接，即接收后一级栅极驱动单元的行扫描信号Gn+1，由下一行的有效的行扫描信号控制本行行扫描信号的关闭，实现逐行扫描。

也可以如图2所示，T31的栅极连接后一级栅极驱动单元的行扫描信号，T41栅极连接间隔的后一级栅极驱动单元的行扫描信号。即采用Gn+2控制T41，Gn+1控制T31的方式，这样能够增加Qn为高电位的时间，利用T21和T31同时下拉Gn的电位，使Gn能够更快的被下拉到负电位，改善Gn的下降沿时间，

当后一级的行扫描信号Gn+1回到低电平后，将不能维持Gn和Qn的低电平，因此，在栅极驱动单元中，采用下拉维持单元140将Gn和Qn维持在低电位。

在本实施例中，下拉维持单元140是具有镜像结构的电路，当晶体管长期处于直流信号作用时，会产生直流应力(DC Stress)，其性能会受到影响，引发晶体管的失效，镜像电路的两个镜像电路轮流工作，能够降低直流信号作用所导致的直流应力的影响。

具体的，镜像电路结构由桥接晶体管T55的源极和漏极相连接，分别为第一下拉维持单元(图2种靠近晶体管T52一边的镜像电路)和第二下拉维持单元(图2种靠近晶体管T62一边的镜像电路)。T55的源极(或漏极)与第一下拉维持单元耦接于Pn点，T55的漏极(或源极)与第二下拉维持单元耦接于Kn点。T55的栅极连接扫描控制信号Qn。工作时，左右的镜像电路结构交替工作，能够有效减少晶体管处于直流信号作用时的时间，进而降低直流应力的影响，避免由于直流应力所导致的晶体管的失效，进而提高整个栅极驱动单元(栅极驱动电路)的可靠性。

进一步地，第一下拉维持单元包括分别用于维持行扫描信号Gn低电平的第一下拉晶体管T32和第二下拉晶体管T32’，以及用于维持扫描控制信号Qn低电平的第三下拉晶体管T42和第四下拉晶体管T42’。其中，第一下拉晶体管T32的漏极连接行扫描信号Gn，其源极与第二下拉晶体管T32’的漏极串接，T32’的源极耦接于直流下拉电压VSS。第三下拉晶体管T42的漏极连接扫描控制信号Qn，其源极与第四下拉晶体管T42’的漏极串接，T42’的源极均耦接于直流下拉电压VSS。T32、T32’、T42和T42’的栅极共同耦接于桥接晶体管T55的源极或漏极。

T32和T32’串接、T42和T42’串接的等效电路如图3所示。以分别串接的方式将T32和T32’以及T42和T42’接于电路中，相当于增加了原有晶体管的沟道长度，进而增加栅极驱动电路的高湿高温测试的时间，提高电路的可靠性。如图3所示，如果晶体管T32、T32’、T42和T42’的沟道长度均为L，则将T32和T32’以及T42和T42’分别串接后，相当于沟道长度变为2L，增加了一倍。

现有技术中制作不同沟道长度的晶体管时，如果采用同种穿透率的光罩曝光制作会带来膜层不均的问题。而若采用不同的穿透率光罩，又会导致成本增加。本发明实施例通过晶体管的串接使沟道长度得以增加，从而可以提高电路的可靠性又不会影响现有的制造工艺。

第二下拉维持单元具有与第一下拉维持单元镜像的电路结构。

下拉维持单元140还包括由桥接晶体管T55的源极和漏极相连接的第一交替控制单元和第二交替控制单元，用于协调两个镜像电路结构的交替工作。如图2所示，第一交替控制单元包括，晶体管T51(第五晶体管)，其栅极和漏极耦接在一起，用于接收第一交替控制信号LC1。晶体管T53(第六晶体管)，其栅极和漏极分别与晶体管T51的源极和漏极耦接。晶体管T54(第七晶体管)，其漏极和源极分别与晶体管T53的漏极和源极耦接，其栅极用于接收第二交替控制信号LC2。晶体管T52(第八晶体管)，其漏极与晶体管T53的栅极耦接，其栅极与桥接晶体管T55的栅极耦接，其源极连接直流下拉电压VSS。

第二交替控制单元具有与第一交替控制单元镜像的结构，不再赘述。且其第一交替控制信号与第二交替控制信号的输入端互换，如图2所示。

第一交替控制信号LC1与第二交替控制信号LC2交替为高电平和低电平以控制镜像电路结构的交替工作，下面结合图4的工作时序图说明上述工作过程。

图4给出了第N级栅极驱动单元的各信号波形图，当将多级栅极驱动单元级联构成栅极驱动电路时，为了减轻驱动电路的负载，提高驱动能力，一般采用多个扫描时钟信号联合驱动。图4中的实施例以四个扫描时钟信号CK1、CK2、CK3和CK4为例进行说明。CK1、CK2、CK3和CK4的频率相等，依序驱动四行像素单元。以图中时序为例，如CK1、CK2、CK3和CK4的一个信号周期均包含四分之一周期的高电平和四分之三周期的低电平。在驱动时，用于驱动后一级栅极驱动单元的扫描时钟信号较驱动前一级栅极驱动单元的扫描时钟信号滞后四分之一周期。

如图2所示的第N级栅极驱动单元的扫描时钟信号为CK2，其前一级(第N-1级)由扫描时钟信号CK1驱动，以此类推，CK3驱动第N+1级，CK4驱动第N+2级。在CK1为高电平时，Gn-1输出CK1的高电平，同时第N级栅极驱动单元的上拉控制单元在Gn-1的作用下开启，进而扫描控制信号Qn达到第一电压值，该第一电压值能够开启上拉晶体管T21。

在下一个四分之一信号周期，CK2的高电平到来，第N级驱动单元的行扫描信号Gn输出为高电平，由于自举电容Cb的作用，扫描控制信号Qn被抬升至第二电压值。在对第N行像素进行行扫描的同时，第N+1级驱动单元的上拉控制晶体管接收到Gn的高电平，当下一行的行扫描信号Gn+1为高电平后，晶体管T31被开启，Gn被拉低至低电平，Qn的点位下降至第一电压值。同理，当行扫描信号Gn+2为高电平后，Qn被拉低至低电平。当Gn+1和Gn+2分别恢复到低电平后，Gn和Qn的低电平由下拉维持单元140维持。

如图2所示，当LC1为高电平，LC2为低电平时，第一下拉维持单元和第一交替控制单元处于工作状态，当Qn为高电平时，T52(T62)被开启。其中，由于T52被开启，因此拉低T53的栅极(即T51的源极)电压，在LC1高电平的作用下，T51被开启。同时，在LC1和LC2的作用下，T64开启，开启后拉低K(N)点的电位，因此T55开启，Pn点也被下拉至低电平。

当Qn变为低电平后，T52和T55均关闭，T53的栅极电位在LC1信号的作用下逐渐升高至开启T53，进而在T53的源极(即Pn)输出高电平信号，于是晶体管T32、T32’、T42和T42’被同时开启，将扫描控制信号Qn和行扫描信号Gn同时下拉并维持在低电平。

T32、T32’、T42和T42’的同时开启相当于增加单一晶体管的沟道长度，能够提高电路的可靠性。

还要注意的是，第一交替控制信号LC1和第二交替控制信号LC2的频率小于栅极驱动单元的扫描时钟信号CKn的频率，LC1和LC2只在Blanking Time区时交替变换高低电位。

图5给出了本发明另一实施例的栅极驱动单元的结构示意图，如图所示，该实施例与前一实施例的主要区别在于，第一下拉维持单元包括三个下拉晶体管，用于维持行扫描信号Gn低电平的第一下拉晶体管T32和第二下拉晶体管T32’，用于维持描控制信号Qn低电平的第三下拉晶体管T42。

其中，第一下拉晶体管T32的漏极连接行扫描信号Gn，其源极与第二下拉晶体管T32’的漏极串接，T32’的源极耦接于直流下拉电压VSS。第三下拉晶体管T42的漏极连接扫描控制信号Qn，其源极与T32和T32’的源漏极串接点耦接。T32、T32’和T42的栅极共同耦接于桥接晶体管T55的源极或漏极。

该第一下拉维持单元的工作过程包括，晶体管T32、T32’和T42在Qn为低电平的时候被同时开启，T32和T32’的串接结构相当于增加了用于维持Gn低电平的晶体管的沟道长度，T42和T32’的串接结构相当于增加了用于维持Qn低电平的晶体管的沟道长度。

相比于前一实施例，由于省去了晶体管T42’(和T43’)，在提高驱动电路可靠性的同时还可以节省一定的版图设计空间。

本发明的实施例提供一种改善漏电的栅极级传电路的设计，通过采用镜像的下拉维持电路结构以及采用两个晶体管串联实现信号的下拉维持，间接改善了下拉维持单元的漏电，增加了栅极驱动电路的可靠性。

虽然本发明所揭露的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。