面板中栅极驱动电路以及使用其的显示装置的制作方法

文档序号：12736474阅读：243来源：国知局

本公开涉及一种包括CMOS(互补金属氧化物半导体)晶体管的GIP驱动电路以及包括其的显示装置。

背景技术：

随着信息社会的发展，对用于显示图像的显示装置的各种需求不断增加。因此，近年来，已开发并商业化了重量和体积小于阴极射线管的各种平板显示器(FPD)装置。例如，正在使用诸如液晶显示器(LCD)、等离子体显示面板(PDP)、有机发光二极管(OLED)显示装置的各种FPD装置。

显示装置利用向显示面板上的选通线供应扫描信号的选通驱动电路以及向数据线供应数据电压的数据驱动电路来显示图像。选通驱动电路可通过安装有多个选通驱动集成电路的印刷电路板被结合到显示面板的载带自动结合(TAB)方法来形成。或者，选通驱动电路可通过选通驱动集成电路直接形成在显示面板上的面板中栅极(GIP)方法来形成。与TAB方法相比，GIP方法能够使显示装置纤薄，因此改进美观度并且还降低其制造成本。另外，根据GIP方法，显示面板制造者可设计多个扫描信号以用于补偿像素的驱动薄膜晶体管(TFT)的阈值电压。因此，近年来，选通驱动电路通过GIP方法来形成，而非TAB方法。

根据GIP方法，选通驱动电路中的移位寄存器包括按照级联方式连接并且顺序地生成扫描信号的级。移位寄存器需要组件或线以便正常地驱动GIP驱动电路。

结果，难以有效地设计显示装置的边框区域。在这方面，近来，正在进行各种研究和开发以减小作为显示装置的非活动区域的边框的大小。

技术实现要素：

一种显示装置的驱动电路包括显示图像的像素阵列以及向像素阵列上的数据线供应数据信号的数据驱动电路。该驱动电路还包括顺序地向像素阵列上的选通线(或扫描线)供应与数据信号同步的选通脉冲(或扫描脉冲)的选通驱动电路(或者扫描驱动电路)。另外，该驱动电路包括控制数据驱动电路和选通驱动电路的定时控制器。

各个像素可包括响应于通过选通线供应的选通脉冲向像素电极供应数据线的电压的薄膜晶体管(TFT)。选通脉冲在选通高电压(VGH)与选通低电压(VGL)之间波动。VGH被设定为高于形成在显示面板上的TFT的阈值电压，VGL被设定为低于TFT的阈值电压。各个像素上的TFT响应于VGH而导通。

应用了将选通驱动电路与像素阵列一起安装在显示面板中的技术。安装在显示面板中的选通驱动电路被称作“面板中栅极(GIP)电路”。GIP电路包括移位寄存器。移位寄存器包括按照级联方式连接的多个级。

图1是传统显示装置的GIP驱动电路中的移位寄存器的第n级(n为正整数)的电路图。在图1中，M1、M3和M5利用n型MOSFET(以下称作“NMOS”)实现，M2和M4利用p型MOSFET(以下称作“PMOS”)实现。

参照图1，第n级STn包括移位寄存器逻辑单元11、复位电压端子和选通脉冲输出单元13。

移位寄存器10顺序地输出选通脉冲Gout。为此，顺序地延迟的选通移位时钟CLK_A和CLK_B被输入到第n级STn。另外，从前一级接收的进位信号Gout_Pre、从后一级接收的进位信号Gout_Post、复位脉冲RST、选通高电压VGH和选通低电压VGL被输入到第n级STn。

输入到除了第一级之外的第n级的进位信号Gout_Pre是第n-2级的输出Gout。不向第一级ST1输入进位信号Gout_Pre，而是向第一级ST1输入起始脉冲VST。输入到第n级的进位信号Gout_Post是第n+2级的输出Gout。

在移位寄存器逻辑单元11中，第一反相器和第二反相器按照反馈方式连接以构成锁存器。另外，第三反相器连接至M2TFT，以使得低电压VGL被施加到QB节点，高电压VGH被施加到连接至第一反相器的Q节点。因此，移位寄存器逻辑单元11控制移位寄存器10不输出第n级STn的前一选通脉冲。

在移位寄存器逻辑单元11中，第三反相器连接至M1TFT，以使得高电压VGH被施加到QB节点，低电压被施加到连接至第一反相器的Q节点。因此，移位寄存器逻辑单元11控制移位寄存器10不输出第n级STn的选通脉冲。

复位电压端子连接至第一反相器。复位电压通过复位电压传输线从高电压VGH改变为低电压VGL，然后输入至第一反相器。结果，Q节点被施加低电压VGL，QB节点被施加高电压VGH。

因此，如果GIP驱动电路被通电，则Q节点和QB节点被复位至用于开始GIP驱动电路的操作的状态。

然后，选通脉冲输出单元13包括传输门TG和M5TFT。选通脉冲输出单元13响应于移位寄存器逻辑单元11的Q节点的电位通过传输门输出与选通高电压VGH对应的选通移位时钟CLK_B。另外，选通脉冲输出单元13响应于移位寄存器逻辑单元11的QB节点的电位将输出电压放电至低电位电压VSS。例如，当移位寄存器逻辑单元11的QB节点的电位为高电位电压时，选通脉冲输出单元13通过M5TFT将输出电压放电至低电位电压VSS。

参照图1，传统GIP驱动电路需要启动级ST1至STn的操作、限制前一输出电压Gout的输出的操作以及在选通脉冲被输出之后控制输出电压以便维持稳定操作状态的操作。因此，传统GIP驱动电路需要附加电路以用于这些操作。

另外，在移位寄存器中，级ST1至STn按照级联方式连接。级ST1至STn中的每一个接收用于对Q节点进行预充电的第一进位信号Gout_Pre以便生成输出。另外，各个级生成输出信号，然后接收用于对Q节点进行放电的第二进位信号Gout_Post。为此，移位寄存器还包括虚拟级，其不生成输出，而是向其它级供应进位信号。例如，输出最后选通脉冲的第n级(n是等于或大于2的正整数)连接至第n+1级(或者端发生器(end generator))。第n+1级不输出选通脉冲，而是向第n级供应第二进位信号Gout_Post。

正在进行各种研究和开发以优化GIP电路以便减小显示装置的边框。然而，不能去除GIP驱动电路的稳定操作所需的组件或线。因此，无法减小GIP驱动电路的大小。因此，由于GIP电路的大小，难以设计显示装置的窄边框。因此，本公开的发明人发明了一种关于GIP驱动电路的新的结构和方法以用于窄边框设计。

提供本公开以解决上述问题。根据本公开，通过将两个反相器按照反馈方式连接来形成锁存器，并且NMOS TFT的漏极连接至Q节点和QB节点。因此，可提供一种能够利用Gout_Pre和Gout_Post来控制Q和QB节点的GIP选通驱动电路。

除了本公开的上述目的之外，本公开的其它特征和优点将在下面描述，或者将由本领域普通技术人员从下面的描述来清楚地理解。

根据本公开的一方面，提供了一种选通驱动电路。该选通驱动电路包括多个级，所述多个级顺序地接收相位延迟的时钟并且顺序地生成输出。第n级(n为正整数)包括：第一开关，其从第n-1级(n为正整数)接收进位信号并且当所述进位信号具有高电压时将QB节点控制为低电压，并且将Q节点控制为高电压；第二开关，其从第n+1级(n为正整数)接收进位信号并且当所述进位信号具有高电压时将QB节点控制为高电压，并且将Q节点控制为低电压；多个反相器，其连接在Q节点和QB节点之间并且构成锁存器；以及缓冲器，其当Q节点的电压为高电压时输出时钟作为输出电压，并且当QB节点的电压为高电压时输出低电压作为输出电压。

根据本公开，通过将两个反相器按照反馈方式连接来形成锁存器，并且NMOS TFT的漏极连接至Q节点和QB节点，以利用Gout_Pre和Gout_Post来控制Q和QB节点。因此，可简化选通驱动电路，并且因此，可实现显示装置的窄边框。

附图说明

本公开的以上和其它方面、特征和其它优点将从以下结合附图进行的详细描述更清楚地理解。

图1是传统显示装置的GIP驱动电路中的移位寄存器的第n级(n为正整数)的电路图。

图2是示出根据本公开的示例性实施方式的显示装置的驱动电路的框图。

图3是示出根据本公开的示例性实施方式的GIP驱动电路的多个级与GIP驱动电路的控制信号之间的关系的框图。

图4是具体地示出图3所示的第n级STn的电路图。

图5是示出图3所示的第n级STn作为开关元件的配置的电路图。

具体实施方式

本公开的优点和特征及其实现方法将从下面参照附图描述的示例性实施方式更清楚地理解。然而，本公开不限于以下示例性实施方式，而是可按照各种不同的形式来实现。示例性实施方式仅被提供用于使本公开的公开完整并且向本公开所属领域的普通技术人员充分地提供本公开的类别，本公开将由所附权利要求书限定。

附图中所示的用于描述本公开的示例性实施方式的形状、尺寸、比率、角度、数量等仅是示例，本公开不限于此。另外，在以下描述中，已知的相关技术的详细说明可被省略以避免不必要地使本公开的主题模糊。本文中所使用的诸如“包括”、“具有”和“由……组成”的术语通常旨在允许增加其它组件，除非所述术语随术语“仅”一起使用。对单数的任何引用可包括复数，除非明确地另外指示。

即使未明确地指示，组件被解释为包括一般误差范围。

当两个部件之间的位置关系使用诸如“上”、“上面”、“下面”和“旁边”的术语来描述时，一个或更多个部件可被设置在这两个部件之间，除非所述术语随术语“立即”或“直接”一起使用。

当元件或层被称作“在”另一元件或层“上”时，它可直接在所述元件或层上，或者可存在中间元件或层。

尽管使用术语“第一”、“第二”等来描述各种组件，这些组件不受这些术语约束。这些术语仅用于将一个组件与其它组件相区分。因此，在本公开的技术构思内，下面要提及的第一组件可以是第二组件。

贯穿整个说明书，相同的标号指代相同的元件。

由于为了方便说明而表示了图中所示的各个组件的尺寸和厚度，本公开未必限于所示的各个组件的尺寸和厚度。

本公开的各种实施方式的特征可被部分地或完整地彼此结合或组合，并且可在技术上按照本领域普通技术人员可充分理解的各种方式互锁并操作，实施方式可被独立地实现或者彼此关联地实现。

以下，将参照图2至图5详细描述本公开的各种示例性实施方式。

图2是示出根据本公开的示例性实施方式的显示装置的驱动电路的框图。

参照图2，根据本公开的显示装置包括显示面板160、数据驱动电路120、电平移位器150、选通移位寄存器130、PCB 140和定时控制器110。

显示面板160包括彼此交叉的数据线DL和选通线GL以及按照矩阵形状设置的像素。显示面板160可以是液晶显示器(LCD)、有机发光二极管(OLED)、电泳显示器(EPD)等。

数据驱动电路120包括多个源驱动IC。源驱动IC从定时控制器110接收数字视频数据RGB。源驱动IC响应于来自定时控制器的源定时控制信号将数字视频数据RGB转换为伽马校正电压以生成数据电压。然后，源驱动IC与选通脉冲同步地将数据电压供应给显示面板160的数据线。源驱动IC可通过玻璃上芯片(COG)工艺或者载带自动结合(TAB)工艺连接至显示面板160的数据线DL。

扫描驱动电路包括连接在定时控制器110和显示面板160的选通线GL之间的电平移位器150和选通移位寄存器130。

电平移位器150使从定时控制器110输入的选通移位时钟CLK的晶体管-晶体管-逻辑(TTL)电平电压向选通高电压VGH和选通低电压VGL进行电平移位。在本公开的以下示例性实施方式中，将举例说明使用选通移位时钟CLK的驱动。

选通移位寄存器130包括根据选通移位时钟CLK使选通起始脉冲VST移位并且顺序地输出进位信号和选通脉冲Gout的级。

扫描驱动电路可通过面板中栅极(GIP)方法直接形成在显示面板160的下基板上。根据GIP方法，电平移位器150可被安装在PCB 140上，选通移位寄存器130可被形成在显示面板160的下基板上。

定时控制器110通过诸如低电压差分信号(LVDS)接口或者最小化传输差分信号(TMDS)接口的接口来从外部主机接收数字视频数据RGB。定时控制器110将从主机输入的数字视频数据RGB发送给源驱动IC。

定时控制器110通过LVDS或TMDS接口接收电路从主机接收诸如垂直同步信号Vsync、水平同步信号Hsync、数据使能信号DE和主时钟MCLK的定时信号。

定时控制器110基于来自主机的定时信号生成定时控制信号以控制数据驱动电路和扫描驱动电路的操作定时。定时控制信号包括控制扫描驱动电路的操作定时的扫描定时控制信号以及控制源驱动IC的操作定时和数据电压的极性的数据定时控制信号。

扫描定时控制信号包括选通起始脉冲VST、选通移位时钟CLK、选通输出使能信号GOE等。选通起始脉冲VST被输入至选通移位寄存器130并且控制移位起始定时。

选通移位时钟CLK由电平移位器150进行电平移位，然后被输入到选通移位寄存器130并用作用于使选通起始脉冲VST移位的时钟信号。选通输出使能信号GOE控制选通移位寄存器130的输出定时。

数据定时控制信号包括源起始脉冲SSP、源采样时钟SSC、极性控制信号POL和源输出使能信号SOE等。源起始脉冲SSP控制源驱动IC的移位起始定时。源采样时钟SSC是基于其上升沿或下降沿来控制源驱动IC内的数据的采样定时的时钟信号。

图3是示出根据本公开的示例性实施方式的GIP驱动电路的多个级与GIP驱动电路的控制信号之间的关系的框图。

GIP驱动电路可形成在像素阵列外侧的显示面板160的一个边缘或两个边缘上。GIP驱动电路和像素阵列可同时形成在显示面板160的基板上。GIP驱动电路包括被输入选通起始脉冲VST和选通移位时钟CLK的多个级ST1至STn。

级ST1至STn响应于起始脉冲VST来生成输出并且根据移位时钟使输出移位。

选通移位寄存器的级ST1至STn中的每一个包括用于对选通脉冲进行充电的Q节点(未示出)、用于对选通脉冲进行放电的QB(Q Bar)节点(未示出)以及连接至Q节点和QB节点的开关电路(未示出)。开关电路响应于起始脉冲或者前一级的输出对Q节点进行充电以使选通脉冲的电压增加。然后，开关电路响应于后一级的输出或者复位信号对QB节点进行放电。开关电路包括被配置为金属氧化物半导体场效应晶体管(MOSFET)的TFT。

参照图3，根据本公开的选通移位寄存器130包括按照级联方式连接的多个级ST1至STn(n是等于或大于2的自然数)。级ST1至STn分别输出第一选通脉冲Gout<1>至第n选通脉冲Gout<n>。在选通脉冲被施加到显示装置的选通线GL的同时，选通脉冲Gout<1>至Gout<n>也充当传送给前一级和后一级的第一进位信号Gout_pre和第二进位信号Gout_post。在下文中，术语“前一级”表示位于参考级上面的级。

例如，基于第k级STk(k是满足1<k<n的自然数)，前一级表示第一级ST1至第k-1级ST(k-1)中的任一个。

另外，术语“后一级”表示位于参考级下面的级。例如，基于第k级STk(1<k<n)，后一级表示第k+1级ST(k+1)至第n级中的任一个。

参照图3，根据本公开的选通移位寄存器130随后输出选通脉冲Gout<1>至Gout<n>。为此，延迟的选通移位时钟CLK随后被输入至第一级ST1至第n级STn。

选通移位寄存器SR的级ST1至STn响应于选通起始脉冲VST开始输出选通脉冲Gout<1>至Gout<n>，并且响应于选通移位时钟CLK使选通脉冲Gout<1>至Gout<n>移位。分别从级ST1至STn输出的选通脉冲Gout<1>至Gout<n>被供应至选通线(未示出)，同时被输入至随后的级作为第一进位信号Gout_Pre。第一进位信号Gout_Pre用于对Q节点进行预充电以便于级ST1至STn分别生成输出。然而，第一进位信号Gout_Pre不输入至第一级ST1，而是向第一级ST1输入选通起始脉冲VST。

另外，在生成输出信号之后，级ST1至STn分别接收用于对Q节点进行放电的第二进位信号Gout_Post。然而，第二进位信号Gout_Post不输入至作为最后级的第n级STn。

参照图3，根据本公开的选通移位寄存器130还包括虚拟级，其不生成输出，而是向其它级供应第二进位信号Gout_Post。例如，输出最后选通脉冲的第n级(n是等于或大于2的正整数)连接至第n+1级(或者端发生器)。第n+1级不输出选通脉冲，而是向第n级供应第二进位信号Gout_Post。

图4是具体地示出图3所示的第n级STn的电路图。图5是示出图3所示的第n级STn作为开关元件的配置的电路图。

图4所示的电路是第n级电路(n为正整数)。在图4和图5中，M1、M3、M5、M6、M7和M9利用n型MOSFET(以下称作“NMOS”)来实现，M2、M4和M8利用p型MOSFET(以下称作“PMOS”)来实现。

参照图4和图5，根据本公开的选通移位寄存器的第n级(STn)200包括锁存单元210和缓冲器220。

复位信号RST、移位时钟CLK、从前一级接收的进位信号Gout_Pre或起始脉冲VST、选通高电压VGH和选通低电压VGL被输入至各个选通移位寄存器。输入到除了第一级之外的第n级的第一进位信号Gout_Pre是第n-1级的输出Gout。第一进位信号Gout_Pre不输入至第一级ST1，而是向第一级ST1输入起始脉冲VST。

根据本公开的示例性实施方式的包括锁存单元210的第n级(STn)200被通电，Q节点和QB节点的电位被随机地设定为高电位电压VGH或低电位电压VGL。因此，有必要将选通移位寄存器复位到用于选通移位寄存器的操作的状态。即，当选通移位寄存器开始操作时，有必要执行复位以便于控制第一信号。

通过复位信号供给线RST_SL将复位信号供应给第二PMOS M4的源极。复位信号是从高电位电压VGL减小至低电位电压VGH然后增大至高电位电压VGL的信号。当输入复位信号时，Q节点维持在低电位电压VGL，QB节点被设定为高电位电压VGH。

锁存单元210包括通过闭环形状的反馈电路连接的两个反相器INV1和INV2，并且在Q节点的电压被反相的状态下调节QB节点的电压。

在锁存单元210中，两个反相器按照反馈方式配置成CMOS晶体管。锁存单元210的QB节点连接至第三NMOS M5的漏极端子并且由连接至第三NMOS M5的栅极端子的第一进位信号Gout_Pre来控制。另外，锁存单元210的Q节点连接至第四NMOS M6的漏极端子并且由连接至第四NMOS M6的栅极端子的第二进位信号Gout_post来控制。

第一反相器INV1包括第一NMOS M1和第一PMOS M2。第二反相器INV2包括第二NMOS M3和第二PMOS M4。

第一反相器INV1将QB节点的反相信号供应给Q节点。第一NMOS M1包括连接至Q节点的栅极、连接至QB节点的漏极以及连接至VGL供给线VGL_SL的源极。第一PMOS M2包括连接至Q节点的栅极、连接至QB节点的漏极以及连接至VGH供给线VGH_SL的源极。

第二反相器INV2将Q节点的反相信号供应给QB节点。第二NMOS M3包括连接至QB节点的栅极、连接至Q节点的漏极以及连接至VGL线的源极。第二PMOS M4包括连接至QB节点的栅极、连接至Q节点的漏极以及连接至VGH供给线VGH_SL的源极。另外，第二PMOS M4的源极连接至供应复位信号RST的RST供给线RST_SL。即，锁存单元210利用Q节点和QB节点的高电位电压VGH或低电位电压VGL来控制缓冲器220的操作。缓冲器220包括响应于Q节点的电压向输出端子供应选通移位时钟CLK的上拉晶体管，以用于输出电压Gout的上升。另外，缓冲器220包括响应于QB节点的电压对输出端子进行放电的下拉晶体管，以用于输出电压Gout的下降。

上拉晶体管包括第六NMOS M9和第三PMOS M8并联连接的传输门TG。下拉晶体管包括第五NMOS M7。输出电压Gout是供应给选通线的选通脉冲。

传输门TG的第三PMOS M8包括连接至QB节点的栅极、连接至输出端子的漏极以及被输入选通移位时钟CLK的源极。另外，传输门TG的第六NMOS M9包括连接至Q节点的栅极、连接至输出端子的源极以及被输入选通移位时钟CLK的漏极。

第五NMOS M7包括连接至QB节点的栅极、连接至输出端子的漏极以及连接至VGL供给线VGL_SL的源极。

如果高电位电压VGH被施加至Q节点，则缓冲器220使选通移位时钟CLK的选通脉冲增大至输出电压Gout。另外，如果高电位电压VGH被施加到QB节点，则缓冲器220通过第五NMOS M7使从VGL供给线VGL_SL发送来的低电位电压VGL减小至输出电压Gout。因此，在锁存单元210中，Q节点的电压和QB节点的电压控制输入至缓冲器220然后被供应给选通线的输出电压的定时。

因此，在根据本公开的移位寄存器中，锁存单元210包括按照反馈方式配置的两个反相器，并且Q节点和QB节点连接至NMOS M5和M6的漏极。因此，Q节点和QB节点由第一进位信号Gout_pre和第二进位信号Gout_post控制。因此，移位寄存器的输出电压Gout由选通移位时钟CLK的选通脉冲控制。

结果，根据本公开的GIP驱动电路可使移位寄存器的操作所需的开关元件和时钟信号传输线最小化。

如上所述，在根据本公开的选通驱动电路中，自动复位电路被安装在各个级中，因此，不需要单独的复位信号线。另外，缓冲器的关闭定时可利用第一时钟来控制，因此，可在没有虚拟级(或端发生器)的情况下对输出电压Vout进行放电。

本公开的示例性实施方式也可被描述如下：

根据本公开的一方面，提供了一种选通驱动电路。该选通驱动电路多个级，所述多个级顺序地接收相位延迟的时钟并且顺序地生成输出。第n级(n为正整数)包括：第一开关T1，其从第n-1级(n为正整数)接收进位信号并且当所述进位信号具有高电压时将QB节点控制为低电压，将Q节点控制为高电压；第二开关T2，从第n+1级(n为正整数)接收进位信号并且当所述进位信号具有高电压时将QB节点控制为高电压，将Q节点控制为低电压；多个反相器，其连接在Q节点和QB节点之间并且构成锁存器；以及缓冲器，其当Q节点的电压为高电压时输出时钟作为输出电压，并且当QB节点的电压为高电压时输出低电压作为输出电压。

所述锁存器可包括通过闭环形状的反馈电路连接的第一反相器和第二反相器。

所述第一反相器可包括：第一NMOS晶体管，其包括连接至Q节点的栅极、连接至QB节点的漏极以及连接至低电压电力线的源极；以及第一PMOS晶体管，其包括连接至Q节点的栅极、连接至QB节点的漏极以及连接至高电压电力线的源极。

所述第二反相器可包括：第二NMOS晶体管，其包括连接至QB节点的栅极、连接至Q节点的漏极以及连接至低电压电力线的源极；以及第二PMOS晶体管，其包括连接至QB节点的栅极、连接至Q节点的漏极以及连接至高电压电力线的源极。

所述缓冲器可包括：上拉晶体管，其响应于Q节点的电压将时钟供应给输出端子以使输出电压增大；以及下拉晶体管，其响应于QB节点的电压将低电压供应给输出端子以使输出电压减小。

所述上拉晶体管可以是传输门。

所述传输门可包括：第三PMOS晶体管，其包括连接至QB节点的栅极、连接至输出端子的漏极以及被输入时钟的源极；以及第三NMOS晶体管，其包括连接至Q节点的栅极、连接至输出端子的源极以及被输入时钟的漏极。

所述下拉晶体管可以是第四NMOS晶体管，该第四NMOS晶体管包括连接至QB节点的栅极、连接至输出端子的漏极以及连接至低电压电力线的源极。

所述第一开关可以是第五NMOS晶体管，该第五NMOS晶体管包括连接至来自第n-1级(n为正整数)的进位信号传输线的栅极、连接至QB节点的漏极以及连接至低电压电力线的源极。

所述第二开关可以是第六NMOS晶体管，该第六NMOS晶体管包括连接至来自第n+1级(n为正整数)的进位信号传输线的栅极、连接至Q节点的漏极以及连接至低电压电力线的源极。

对于本领域普通技术人员而言将显而易见的是，在不脱离本公开的精神或范围的情况下，可对本公开进行各种改变和修改。因此，本公开的技术范围不应限于上面所给出的描述，而是应该通过以下权利要求书确定。