移位寄存器、栅极驱动电路及其驱动方法、显示装置与流程

本发明属于显示技术领域，具体涉及一种移位寄存器、栅极驱动电路及其驱动方法、显示装置。

背景技术：

通常，液晶显示面板由垂直和水平阵列式像素矩阵组成，在显示过程中，栅极驱动电路用于产生像素的栅极扫描电压，通过栅极驱动电路输出栅极扫描信号，逐行扫描各像素。

在现有技术中，液晶面板的驱动电路通过在液晶面板外围设置集成电路(Integrated Circuit，IC)得以实现。相比之下，GOA(Gate On Array)是一种将栅极驱动电路集成于阵列基板上的技术，每个GOA单元均有一个由多个薄膜晶体管及薄膜电容器件构成的移位寄存器将扫描信号依次传递给下一GOA单元，逐行开启薄膜晶体管的开关，完成像素单元的数据信号输入。

采用GOA驱动电路，将GOA单元直接制成在阵列基板上，能够节省Gate驱动IC，降低了生产成本，同时，省去Gate IC bonding工艺，提升了产品的产量，且便于实现窄边框。因而，GOA驱动电路得到了越来越广泛的应用。

现有的GOA单元通过时钟信号(CLK)实现阵列面板每一行的移位输出，上一行的输出信号作为下一行的输入信号，下一行的输出信号作为上一行的复位信号。但当每一行的信号输出时，因GOA驱动电路中的电容的自举效应会导致上拉节点(PU)的电位瞬间升高为输出电压的两倍，从而使栅极与PU点相连的TFT器件的特性曲线发生漂移，影响部分TFT器件的正常工作，进而造成液晶面板产生画面显示异常(AD)等显示不良。

技术实现要素：

本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种能够避免因GOA驱动电路中的上拉节点电位过高导致的液晶面板产生AD等显示不良的移位寄存器、栅极驱动电路及其驱动方法、显示装置。

解决本发明技术问题所采用的技术方案是一种移位寄存器，包括输入模块、输出模块、降压模块；

所述输入模块连接信号输入端和上拉节点；

所述输出模块连接第一时钟信号输入端、信号输出端、降压模块和上拉节点；

所述降压模块还连接上拉节点和信号输出端；

所述上拉节点为输入模块、输出模块和降压模块之间连接的节点；

所述输入模块，用于在输入阶段，根据所述信号输入端所输入的信号，对所述上拉节点充电至第一电位；

所述输出模块，用于在输出阶段，将所述上拉节点的电位上拉至第二电位；

所述降压模块，用于在输出阶段，所述上拉节点的电位被上拉至第二电位后，将所述上拉节点的电位从所述第二电位拉低至第三电位，其中，第三电位大于第一电位；

所述输出模块，还用于在输出阶段，在所述上拉节点的控制下，将所述第一时钟信号输入端所输入的第一时钟信号，通过所述信号输出端进行输出。

其中，所述降压模块包括开关晶体管，所述开关晶体管的第一极连接所述存储电容的第一端和所述上拉节点，所述开关晶体管的第二极连接所述开关晶体管的控制极、所述存储电容的第二端和所述信号输出端，所述开关晶体管的控制极连接所述存储电容的第二端和所述信号输出端。

其中，所述输入模块包括第一晶体管，所述第一晶体管的第一极连接信号输入端，所述第一晶体管的第二极连接上拉节点。

其中，所述输出模块包括第三晶体管和存储电容；

所述第三晶体管的第一极连接第一时钟信号输入端，所述第三晶体管的第二极连接所述存储电容的第二端和降压模块，所述第三晶体管的控制极连接所述上拉节点和所述存储电容的第一端。

其中，所述移位寄存器还包括：输出复位模块、上拉节点复位模块、下拉模块、下拉控制模块、降噪模块和升压模块；

所述输出复位模块连接复位信号输入端、第一信号输入端和信号输出端；所述输出复位模块用于将所述信号输出端输出的信号复位；

所述上拉节点复位模块连接复位信号输入端、第一信号输入端和所述上拉节点；所述上拉节点复位模块用于将所述上拉节点的电位复位；

所述下拉控制模块连接下拉节点和第二时钟信号输入端，所述下拉控制模块用于根据所述第二时钟信号输入端所输入的第二时钟信号控制所述下拉节点的电位，所述下拉节点为所述下拉控制模块与所述下拉模块的连接点；

所述下拉模块连接所述下拉节点、所述上拉节点、下拉控制模块和第一信号输入端，所述下拉模块用于在所述上拉节点的电位的控制下，通过所述第一信号输入端所输入的第一信号将所述下拉节点的电位进行下拉；

所述降噪模块连接输入模块、第一信号输入端、下拉节点、上拉节点、输出模块、信号输出端和第二时钟信号输入端；所述降噪模块用于通过第一信号输入端所输入的第一信号降低上拉节点和信号输出端的输出噪声；

所述升压模块连接信号输入端、输入模块、第二时钟信号输入端和上拉节点；所述升压模块用于根据第二时钟信号输入端所输入的第二时钟信号对信号输入端所输入的信号进行升压。

其中，所述输出复位模块包括第四晶体管，所述第四晶体管的第一极连接降压模块、输出模块和信号输出端，所述第四晶体管的第二极连接第一信号输入端，所述第四晶体管的控制极连接复位信号输入端。

其中，所述上拉节点复位模块包括第二晶体管，所述第二晶体管的第一极连接所述上拉节点，所述第二晶体管的第二极连接第一信号输入端，所述第二晶体管的控制极连接复位信号输入端。

其中，所述下拉模块包括第六晶体管和第八晶体管；

所述第六晶体管的第一极连接所述下拉节点，所述第六晶体管的第二极连接所述第一信号输入端，所述第六晶体管的控制极连接所述上拉节点；

所述第八晶体管的第一极连接所述下拉控制模块，所述第八晶体管的第二极连接所述第一信号输入端，所述第八晶体管的控制极连接所述上拉节点。

其中，所述下拉控制模块包括第五晶体管、第九晶体管和下拉控制节点；

所述第五晶体管的第一极连接所述第九晶体管的第一极和第二时钟信号输入端，所述第五晶体管的第二极连接所述下拉节点，所述第五晶体管的控制极连接所述下拉控制节点；

所述第九晶体管的第二极连接所述下拉控制节点，所述第九晶体管的控制极连接所述第二时钟信号输入端。

其中，所述降噪模块包括第十晶体管、第十一晶体管和第十二晶体管；

所述第十晶体管的第一极连接输入模块和上拉节点，所述第十晶体管的第二极连接所述第一信号输入端，所述第十晶体管的控制极连接所述下拉节点；

所述第十一晶体管的第一极连接输出模块和信号输出端，所述第十一晶体管的第二极连接所述第一信号输入端，所述第十一晶体管的控制极连接所述下拉节点；

所述第十二晶体管的第一极连接所述信号输出端，所述第十二晶体管的第二极连接所述第一信号输入端，所述第十二晶体管的控制极连接所述第二时钟信号输入端。

作为另一技术方案，本发明还提供一种栅极驱动电路，所述栅极驱动电路包括多级上述任意一项的所述移位寄存器，

每一级所述移位寄存器的栅极驱动信号生成单元所输出的信号作为该移位寄存器的下一级移位寄存器的信号输入端的输入信号；

每一级所述移位寄存器的每个信号输出端所输出的信号用于驱动一根栅线以及作为该移位寄存器的上一级移位寄存器的复位信号端的复位信号。

作为另一技术方案，本发明还提供一种显示装置，显示装置包括上述的所述的栅极驱动电路。

作为另一技术方案，本发明还提供一种栅极驱动电路的驱动方法，所述栅极驱动电路包括多级上述任意一项的所述移位寄存器，所述驱动方法包括：

在输入阶段，所述输入模块根据所述信号输入端所输入的信号，对所述上拉节点充电至第一电位；

在输出阶段，所述输出模块将所述上拉节点的电位上拉至第二电位，并在所述上拉节点的控制下，将所述第一时钟信号输入端所输入的第一时钟信号，通过所述信号输出端进行输出；所述降压模块将所述上拉节点的电位从所述第二电位拉低至第三电位，其中，第三电位大于第一电位。

其中，采用上述的移位寄存器时，所述栅极驱动电路的驱动方法还包括：

复位降噪阶段：将信号输出端输出的信号和上拉节点的电位复位。

本发明的移位寄存器、栅极驱动电路及其驱动方法、显示装置中，该移位寄存器包括输入模块、输出模块、降压模块，在输出阶段，该降压模块能够在上拉节点的电位被上拉至第二电位后，将上拉节点的电位从第二电位拉低至第三电位，从而使上拉节点的电压被迅速降低，以避免栅极与上拉节点相连的TFT器件特性曲线发生漂移，进而使TFT器件正常工作，以避免液晶面板产生AD等显示不良。

附图说明

图1为本发明的实施例1的移位寄存器的结构示意图；

图2为本发明的实施例1的移位寄存器的电路原理图；

图3为本发明的实施例1的移位寄存器的工作时序图；

图4为本发明的实施例2的移位寄存器的结构示意图；

图5为本发明的实施例2的移位寄存器的电路原理图；

图6为本发明的实施例2的移位寄存器的工作时序图；

图7为本发明的实施例3的栅极驱动电路的结构示意图；

图8为本发明的实施例5的栅极驱动电路的驱动方法的流程示意图；

其中，附图标记为：1、输入模块；2、输出模块；3、降压模块；4、输出复位模块；5、上拉节点复位模块；6、下拉模块；7、下拉控制模块；8、降噪模块；9、升压模块；INPUT、信号输入端；PU、上拉节点；CLKA、第一时钟信号输入端；OUTPUT、信号输出端；RESET、复位信号输入端；VSS、第一信号输入端；PD、下拉节点；CLKB、第二时钟信号输入端；PD_CN、下拉控制节点。

具体实施方式

为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。

本发明实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以N型晶体管进行说明的，当采用N型晶体管时，第一极为N型晶体管的源极，第二极为N型晶体管的漏极，栅极输入高电平时，源、漏极导通，P型晶体管则相反。可以想到的是，采用P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本发明实施例的保护范围内的。

实施例1：

请参照图1至图3，本实施例提供一种移位寄存器，包括输入模块1、输出模块2、降压模块3。

如图1所示，输入模块1连接信号输入端INPUT和上拉节点PU；输出模块2连接第一时钟信号输入端CLKA、信号输出端OUTPUT、降压模块3和上拉节点PU；降压模块3还连接上拉节点PU和信号输出端OUTPUT；上拉节点PU为输入模块1、输出模块2和降压模块3之间连接的节点。

输入模块1用于在输入阶段，根据信号输入端INPUT所输入的信号，对上拉节点PU充电至第一电位。

输出模块2用于在输出阶段，将上拉节点PU的电位上拉至第二电位。

降压模块3用于在输出阶段，上拉节点PU的电位被上拉至第二电位后，将上拉节点PU的电位从第二电位拉低至第三电位，其中，第三电位大于第一电位。

输出模块2还用于在输出阶段，在上拉节点PU的控制下，将第一时钟信号输入端CLKA所输入的第一时钟信号，通过信号输出端OUTPUT进行输出。

从图1中可以看出，输入模块1、输出模块2和降压模块3均与上拉节点PU连接。在输入阶段，输入模块1将信号输入端INPUT所输入的信号传输至上拉节点PU，以使上拉节点PU的电位上升至第一电位；在输出阶段开始的瞬间，输出模块2将上拉节点PU的电位由第一电位上拉至第二电位；随后(仍为输出阶段)，降压模块3将上拉节点PU的电位从第二电位拉低至第三电位，其中，第三电位大于第一电位。此时，由于降压模块3拉低了上拉节点PU的电位，能够避免栅极与上拉节点相连的TFT器件特性曲线发生漂移，进而使TFT器件正常工作，以避免液晶面板产生AD等显示不良。

需要说明的是，在一般情况下，第三电位大于第一电位，但若信号输出端OUTPUT的输出时间足够长，第三电位有可能等于第一电位，在此不再赘述。

如图2所示，其中，降压模块3包括开关晶体管TFT1，开关晶体管TFT1的第一极连接输出模块2和上拉节点PU，开关晶体管TFT1的第二极连接开关晶体管TFT1的控制极、输出模块2和信号输出端OUTPUT，开关晶体管TFT1的控制极连接输出模块2和信号输出端OUTPUT。

其中，输入模块1包括第一晶体管M1，第一晶体管M1的第一极连接信号输入端INPUT，第一晶体管M1的第二极连接上拉节点PU。

其中，输出模块2包括第三晶体管M3和存储电容C1；第三晶体管M3的第一极连接第一时钟信号输入端CLKA，第三晶体管M3的第二极连接存储电容C1的第二端和降压模块3，第三晶体管M3的控制极连接上拉节点PU和存储电容C1的第一端。

具体的，根据如图3所示的时序图，对本实施例的移位寄存的工作原理进行说明。

输入阶段：信号输入端INPUT输入高电平，第一晶体管M1开启，使上拉节点PU的电位上升至第一电位，同时，对存储电容C1进行充电；另外，第三晶体管M3开启，此时，第一时钟信号输入端CLKA输入的第一时钟信号(低电平)从信号输出端OUTPUT输出。

输出阶段：信号输入端INPUT输入低电平，第一晶体管M1关闭，但由于存储电容C1的存在，上拉节点PU的电位继续升高至第二电位(V1)，此时，第一时钟信号输入端CLKA输入第一时钟信号(高电平)，第三晶体管M3开启，第一时钟信号(高电平)从信号输出端OUTPUT输出(即为下一行的信号输入端INPUT输入的信号)，而由于存储电容C1的自举作用，上拉节点PU的电压升高为信号输出端OUTPUT输出的电压的两倍，同时将开关晶体管TFT1开启，使得上拉节点PU与信号输出端OUTPUT通过开关晶体管TFT1构成回路，使上拉节点PU的电位迅速下降至第三电位(V1’)，即V1’＜V1。

也就是说，在输出阶段开始后的一段时间时，由于开关晶体管TFT1开启，拉低了输出阶段开始瞬间上拉节点PU的电位，从而避免了栅极与上拉节点PU相连的TFT器件特性曲线发生漂移，进而使TFT器件正常工作，以避免液晶面板产生AD等显示不良。

本实施例的移位寄存器，包括输入模块1、输出模块2、降压模块3，在输出阶段，该降压模块3能够在上拉节点PU的电位被上拉至第二电位后，将上拉节点PU的电位从第二电位拉低至第三电位，从而使上拉节点的电压被迅速降低，以避免栅极与上拉节点PU相连的TFT器件特性曲线发生漂移，进而使TFT器件正常工作，以避免液晶面板产生AD等显示不良。

实施例2：

请参照图4至图6，本实施例提供一种移位寄存器，其具有与实施例1的移位寄存器相似的结构，其区别在于本实施例的移位寄存器还包括：输出复位模块4、上拉节点复位模块5、下拉模块6、下拉控制模块7、降噪模块8和升压模块9。

如图4所示，输出复位模块4连接复位信号输入端RESET、第一信号输入端VSS和信号输出端OUTPUT；输出复位模块4用于将信号输出端OUTPUT输出的信号复位。

如图5所示，其中，输出复位模块4包括第四晶体管M4，第四晶体管M4的第一极连接降压模块3、输出模块2和信号输出端OUTPUT，第四晶体管M4的第二极连接第一信号输入端VSS，第四晶体管M4的控制极连接复位信号输入端RESET。

上拉节点复位模块5连接复位信号输入端RESET、第一信号输入端VSS和上拉节点PU；上拉节点复位模块5用于将上拉节点PU的电位复位。

其中，上拉节点复位模块5包括第二晶体管M2，第二晶体管M2的第一极连接上拉节点PU，第二晶体管M2的第二极连接第一信号输入端VSS，第二晶体管M2的控制极连接复位信号输入端RESET。

下拉控制模块7连接下拉节点PD和第二时钟信号输入端CLKB，下拉控制模块7用于根据第二时钟信号输入端CLKB所输入的第二时钟信号控制下拉节点PD的电位，下拉节点PD为下拉控制模块7与下拉模块6的连接点。

其中，下拉控制模块7包括第五晶体管M5、第九晶体管M9和下拉控制节点PD_CN。

第五晶体管M5的第一极连接第九晶体管M9的第一极和第二时钟信号输入端CLKB，第五晶体管M5的第二极连接下拉节点PD，第五晶体管M5的控制极连接下拉控制节点PD_CN。

第九晶体管M9的第二极连接下拉控制节点PD_CN，第九晶体管M9的控制极连接第二时钟信号输入端CLKB。

下拉模块6连接下拉节点PD、上拉节点PU、下拉控制模块7和第一信号输入端VSS，下拉模块6用于在上拉节点PU的电位的控制下，通过第一信号输入端VSS所输入的第一信号将下拉节点PD的电位进行下拉。

其中，下拉模块6包括第六晶体管M6和第八晶体管M8。

第六晶体管M6的第一极连接下拉节点PD，第六晶体管M6的第二极连接第一信号输入端VSS，第六晶体管M6的控制极连接上拉节点PU。

第八晶体管M8的第一极连接下拉控制模块7，第八晶体管M8的第二极连接第一信号输入端VSS，第八晶体管M8的控制极连接上拉节点PU。

降噪模块8连接输入模块1、第一信号输入端VSS、下拉节点PD、上拉节点PU、输出模块2、信号输出端OUTPUT和第二时钟信号输入端CLKB；降噪模块8用于通过第一信号输入端VSS所输入的第一信号降低上拉节点PU和信号输出端OUTPUT的输出噪声。

其中，降噪模块8包括第十晶体管M10、第十一晶体管M11和第十二晶体管M12。

第十晶体管M10的第一极连接输入模块1和上拉节点PU，第十晶体管M10的第二极连接第一信号输入端VSS，第十晶体管M10的控制极连接下拉节点PD。

第十一晶体管M11的第一极连接输出模块2和信号输出端OUTPUT，第十一晶体管M11的第二极连接第一信号输入端VSS，第十一晶体管M11的控制极连接下拉节点PD。

第十二晶体管M12的第一极连接信号输出端OUTPUT，第十二晶体管M12的第二极连接第一信号输入端VSS，第十二晶体管M12的控制极连接第二时钟信号输入端CLKB。

升压模块9连接信号输入端INPUT、输入模块1、第二时钟信号输入端CLKB和上拉节点PU；升压模块9用于根据第二时钟信号输入端CLKB所输入的第二时钟信号对信号输入端INPUT所输入的信号进行升压。

其中，升压模块9包括第十三晶体管M13，第十三晶体管M13的第一极连接信号输入端INPUT，第十三晶体管M13的第二极连接上拉节点PU，第十三晶体管M13的控制极连接第二时钟信号输入端CLKB。

由于本实施例的移位寄存器中的输入模块1、输出模块2和降压模块3的工作原理与实施例1相同，故在此不再赘述。

具体的，根据如图6所示的时序图，对本实施例的移位寄存(输出复位模块4、上拉节点复位模块5、下拉模块6、下拉控制模块7、降噪模块8和升压模块9)的工作原理进行说明。在本实施例中，第一信号输入端VSS在移位寄存器中一直输出低电平。

输入阶段：第二时钟信号输入端CLKB输入高电平，第十三晶体管M13开启，以对上拉节点PU的电位进行升压。

输出阶段：上拉节点PU为高电平，第六晶体管M6和第八晶体管M8开启，使下拉节点PD和下拉控制节点PD_CN分别与第一信号输入端VSS连通，使下拉节点PD的电位被下拉至低电平(下拉控制节点PD_CN也被下拉至低电平，以避免影响下拉节点PD的电位)，使第十晶体管M10和第十一晶体管M11关闭，从而避免因第十晶体管M10开启导致的上拉节点PU的电位不稳定和因第十一晶体管M11开启导致的信号输出端OUTPUT输出的信号不稳定。

在输出阶段之后，还包括：

复位降噪阶段：

(1)复位信号输入端RESET输入高电平，第二晶体管M2开启，上拉节点PU通过第二晶体管M2与第一信号输入端VSS相连，使上拉节点PU的电位从第三电位V1’被拉低至低电平，以对上拉节点PU的电位进行复位；

(2)复位信号输入端RESET输入高电平，第四晶体管M4开启，信号输出端OUTPUT通过第四晶体管M4与第一信号输入端VSS相连，使信号输出端OUTPUT的电位被拉至低电平，以对信号输出端OUTPUT的电位进行复位；

(3)第一时钟信号输入端CLKA输入低电平，由于上拉节点PU为低电平，第三晶体管M3关闭，同时，第二时钟信号输入端CLKB输入高电平，第九晶体管M9开启，此时，第二时钟信号输入端CLKB与下拉控制节点PD_CN连通，下拉控制节点PD_CN的电位升高，使第五晶体管M5开启，下拉节点PD与第二时钟信号输入端CLKB连通，下拉节点PD的电位呈高电平；

(4)下拉节点PD的电位呈高电平，使第十一晶体管M11开启，第二时钟信号输入端CLKB输入高电平，使第十二晶体管M12开启，此时，信号输出端OUTPUT通过第十一晶体管M11和第十二晶体管M12与第一信号输入端VSS相连，使信号输出端OUTPUT输出的电位被拉至低电平，以降低信号输出端OUTPUT的输出噪声；

(5)下拉节点PD的电位呈高电平，使第十晶体管M10开启，此时，上拉节点PU通过第十晶体管M10与第一信号输入端VSS相连，使上拉节点PU的电位被拉至低电平，以降低上拉节点PU的输出噪声。

需要说明的是，在复位降噪阶段中，上述(1)-(5)是同时发生的，并不存在先后顺序。

本实施例的移位寄存器，包括输入模块1、输出模块2、降压模块3，在输出阶段，该降压模块3能够在上拉节点PU的电位被上拉至第二电位后，将上拉节点PU的电位从第二电位拉低至第三电位，从而使上拉节点的电压被迅速降低，以避免栅极与上拉节点PU相连的TFT器件特性曲线发生漂移，进而使TFT器件正常工作，以避免液晶面板产生AD等显示不良。

实施例3：

请参照图7，本实施例提供一种栅极驱动电路，栅极驱动电路包括多级实施例1的移位寄存器(如图7中虚线内所示)。

每一级移位寄存器的栅极驱动信号生成单元所输出的信号作为该移位寄存器的下一级移位寄存器的信号输入端的输入信号；每一级移位寄存器的每个信号输出端所输出的信号用于驱动一根栅线以及作为该移位寄存器的上一级移位寄存器的复位信号端的复位信号。

需要说明的是，每级移位寄存器的输出端所输出的信号用于驱动与显示面板的显示区域(即AA区域)连接的栅线。

本实施例的栅极驱动电路，包括多级实施例1的移位寄存器，详细描述可参照实施例1的移位寄存器，在此不再赘述。

本实施例的栅极驱动电路，包括多级实施例1的移位寄存器，该移位寄存器包括输入模块、输出模块、降压模块，在输出阶段，该降压模块能够在上拉节点的电位被上拉至第二电位后，将上拉节点的电位从第二电位拉低至第三电位，从而使上拉节点的电压被迅速降低，以避免栅极与上拉节点相连的TFT器件特性曲线发生漂移，进而使TFT器件正常工作，以避免液晶面板产生AD等显示不良。

实施例4：

本实施例提供了一种显示装置，显示装置包括实施例2的栅极驱动电路。显示装置可以为：液晶显示面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

本实施例的显示装置，包括实施例2的栅极驱动电路，其中的移位寄存器包括输入模块、输出模块、降压模块，在输出阶段，该降压模块能够在上拉节点的电位被上拉至第二电位后，将上拉节点的电位从第二电位拉低至第三电位，从而使上拉节点的电压被迅速降低，以避免栅极与上拉节点相连的TFT器件特性曲线发生漂移，进而使TFT器件正常工作，以避免液晶面板产生AD等显示不良。

实施例5：

请参照图8，本实施例提供一种栅极驱动电路的驱动方法，栅极驱动电路包括多级实施例1或2的移位寄存器，驱动方法包括：

在输入阶段，输入模块根据信号输入端所输入的信号，对上拉节点充电至第一电位。

在输出阶段，输出模块将上拉节点的电位上拉至第二电位，并在上拉节点的控制下，将第一时钟信号输入端所输入的第一时钟信号，通过信号输出端进行输出；降压模块将上拉节点的电位从第二电位拉低至第三电位，其中，第三电位大于第一电位。

当栅极驱动电路包括多级实施例2的移位寄存器时，驱动方法还包括：

复位降噪阶段：将信号输出端输出的信号和上拉节点的电位复位。

本实施例的栅极驱动电路的驱动方法，用于驱动实施例2的栅极驱动电路的，详细描述可参照实施例2的栅极驱动电路的，在此不再赘述。

本实施例的栅极驱动电路的驱动方法，用于驱动实施例2的栅极驱动电路的，其中的移位寄存器包括输入模块、输出模块、降压模块，在输出阶段，该降压模块能够在上拉节点的电位被上拉至第二电位后，将上拉节点的电位从第二电位拉低至第三电位，从而使上拉节点的电压被迅速降低，以避免栅极与上拉节点相连的TFT器件特性曲线发生漂移，进而使TFT器件正常工作，以避免液晶面板产生AD等显示不良。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。