一种移位寄存器及其驱动方法、栅极驱动电路与流程

本发明实施例涉及显示
技术领域：
，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路。
背景技术：
：近年来，平板显示器，如薄膜晶体管液晶显示面板(thinfilmtransistor-liquidcrystaldisplay，tft-lcd)和有源矩阵有机发光二极管显示面板(activematrixorganiclightemittingdiode，amoled)，由于具有重量轻，厚度薄以及低功耗等优点，因而被广泛应用于电视、手机等电子产品中。随着显示技术的发展，高分辨率、窄边框的显示面板成为发展的趋势，为此出现了阵列基板栅极驱动(gatedriveronarray，简称goa)技术。goa技术直接将显示面板的栅极驱动电路集成在阵列基板上，以代替外接驱动芯片，具有成本低、工序少、产能高等优点。图1为现有goa电路的等效电路图，如图1所示，goa电路包括：信号输入端input、第一时钟信号端clk、第二时钟信号端clkb、复位端reset、电源端vss和信号输出端out，晶体管t1～t10和电容c，其中，信号输出端out输出的是用于驱动栅极的栅极信号，当一行栅极信号输出完成后，上拉节点pu和信号输出端out需要下拉单元保持低电平以避免噪声，图1中晶体管t9和晶体管t10为下拉单元拉低上拉节点pu和信号输出端out的电位，当信号输出端out输出完成后，信号输出端out变为低电平，晶体管t9和晶体管t10在下拉节点pd的作用下，将上拉节点pu点及信号输出端out保持低电位，防止噪声产生。由于下拉节点pd为长期脉冲信号，晶体管t9和晶体管t10的栅极均长期受到高电平偏压的影响，使得晶体管t9和晶体管t10的阈值电压vth发生漂移，当晶体管t9和晶体管t10的阈值电压漂移达到一定程度，下拉单元就不能保持上拉节点pu和信号输出端out的低电平，无法避免噪声，就会影响信号输出端out的正常输出，降低了显示面板的工作稳定性、使用可靠性和显示效果。技术实现要素：本发明实施例所要解决的技术问题是，提供一种移位寄存器及其驱动方法、栅极驱动电路，以解决现有goa电路的下拉单元的晶体管存在阈值电压偏移的问题。为了达到本发明目的，本发明实施例提供了一种移位寄存器，包括：输入单元、复位单元、控制单元、下拉单元和输出单元；所述输入单元，与信号输入端和上拉节点连接，用于在信号输入端的控制下，向上拉节点提供信号输入端的信号；所述输出单元，与第一时钟信号端、上拉节点和信号输出端连接，用于在上拉节点的控制下，向信号输出端提供第一时钟信号端的信号；所述复位单元，与复位端、电源端、信号输出端和上拉节点连接，用于在复位端的控制下，向上拉节点和信号输出端提供电源端的信号；所述控制单元，与第二时钟信号端和下拉节点连接，用于在第二时钟信号端的作用下，向下拉节点提供第二时钟信号端的信号；所述下拉单元，与上拉节点、下拉节点、电源端、第三时钟信号端、第四时钟信号端和信号输出端连接，用于在第三时钟信号端、第四时钟信号端和下拉节点的控制下，向上拉节点和信号输出端提供电源端的信号；其中，第三时钟信号端的信号和第四时钟信号端的信号互为反相信号，且第三时钟信号端和第四时钟信号端的信号周期为第一时钟信号端或第二时钟信号端的周期的一半。进一步地，下拉单元，包括：第一下拉单元、第二下拉单元和第三下拉单元；所述第一下拉单元，与下拉节点、第三时钟信号端、第四时钟信号端、电源端和上拉节点连接，用于在下拉节点、第三时钟信号端和第四时钟信号端的控制下，向上拉节点提供电源端的信号；所述第二下拉单元，与下拉节点、第三时钟信号端、第四时钟信号端、电源端和信号输出端连接，用于在下拉节点、第三时钟信号端和第四时钟信号端的控制下，向信号输出端提供电源端的信号；所述第三下拉单元，与上拉节点、下拉节点和电源端连接，用于在上拉节点的控制下，向下拉节点提供电源端的信号。进一步地，所述第一下拉单元，包括：第九晶体管、第十晶体管、第十一晶体管和第十二晶体管；所述第九晶体管的栅极与第十一晶体管的第一极连接，第一极与电源端连接，第二极与上拉节点连接；所述第十晶体管的栅极与第十二晶体管的第二极连接，第一极与上拉节点连接，第二极与电源端连接；所述第十一晶体管的栅极与第四时钟信号端连接，第二极与下拉节点连接；所述第十二晶体管的栅极与第三时钟信号端连接，第一极与下拉节点连接。进一步地，所述第二下拉单元，包括：第十三晶体管、第十四晶体管、第十五晶体管和第十六晶体管；所述第十三晶体管的栅极与第十五晶体管的第一极连接，第一极与电源端连接，第二极与信号输出端连接；所述第十四晶体管的栅极与第十六晶体管的第二极连接，第一极与信号输出端连接，第二极与电源端连接；所述第十五晶体管的栅极与第三时钟信号端连接，第二极与下拉节点连接；所述第十六晶体管的栅极与第四时钟信号端连接，第一极与下拉节点连接。进一步地，所述第三下拉单元，包括：第六晶体管和第七晶体管；所述第六晶体管的栅极与上拉节点连接，第一极与下拉节点连接，第二极与电源端连接；所述第七晶体管的栅极与上拉节点连接，第一极与电源端连接，第二极与第八晶体管的第二极连接。进一步地，所述控制单元，包括：第五晶体管和第八晶体管；所述第五晶体管的栅极与第八晶体管的第二极连接，第一极与第二时钟信号端连接，第二极与下拉节点连接；所述第八晶体管的栅极和第一极与第二时钟信号端连接。进一步地，所述输入单元包括第一晶体管；所述第一晶体管的栅极和第一极与信号输入端连接，第二极与上拉节点连接；所述输出单元包括：第二晶体管和电容；所述第二晶体管的栅极与上拉节点连接，第一极与第一时钟信号端连接，第二极与信号输出端连接；所述电容的一端与上拉节点连接，另一端与信号输出端连接。进一步地，所述复位单元包括：第三晶体管和第四晶体管；所述第三晶体管的栅极与复位端连接，第一极与上拉节点连接，第二极与电源端连接；所述第四晶体管的栅极与复位端连接，第一极与电源端连接，第二极与信号输出端连接。另外，本发明实施例还提供一种栅极驱动电路，包括移位寄存器。另外，本发明实施例还提供一种移位寄存器的驱动方法，包括：在信号输入端的控制下，输入单元向上拉节点提供信号输入端的信号；在上拉节点的控制下，输出单元向信号输出端提供第一时钟信号端的信号；在复位端的控制下，复位单元向上拉节点和信号输出端提供电源端的信号；在第二时钟信号端的作用下，控制单元向下拉节点提供第二时钟信号端的信号；在第三时钟信号端、第四时钟信号端和下拉节点的控制下，向上拉节点和信号输出端提供电源端的信号；其中，第三时钟信号端的信号和第四时钟信号端的信号互为反相信号，且第三时钟信号端和第四时钟信号端的信号周期为第一时钟信号端或第二时钟信号端的信号周期的一半。本发明实施例所提供的移位寄存器及其驱动方法、栅极驱动电路，该移位寄存器包括：用于在信号输入端的控制下，向上拉节点提供信号输入端的信号的输入单元；用于在上拉节点的控制下，向信号输出端提供第一时钟信号端的信号的输出单元；用于在复位端的控制下，向上拉节点和信号输出端提供电源端的信号的复位单元；用于在第二时钟信号端的作用下，向下拉节点提供第二时钟信号端的信号的控制单元；用于在第三时钟信号端、第四时钟信号端和下拉节点的控制下，向上拉节点和信号输出端提供电源端的信号的下拉单元；本发明提供的技术方案中，移位寄存器中的下拉单元由第三时钟信号端和第四时钟信号端控制，由于第三时钟信号端和第四时钟信号端的信号周期为第一时钟信号端的输入信号周期的一半，使得下拉单元中的晶体管的受到高电平偏压影响的时间降低了一半，避免下拉单元中的晶体管长期受到高电平偏压的影响，减小了下拉单元中晶体管的阈值电压偏移，保证了上拉节点和信号输出端的低电平，避免了噪声，提高了显示面板的工作稳定性、使用可靠性和显示效果。当然，实施本发明的任一产品或方法并不一定需要同时达到以上所述的所有优点。本发明的其它特征和优点将在随后的说明书实施例中阐述，并且，部分地从说明书实施例中变得显而易见，或者通过实施本发明而了解。本发明实施例的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。附图说明附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。图1为现有goa电路的等效电路图；图2为本发明实施例一提供的移位寄存器的结构示意图；图3为本发明实施例一提供的移位寄存器的等效电路图；图4为本发明实施例一提供的移位寄存器的工作时序图；图5为本发明实施例二提供的移位寄存器的驱动方法的流程图。附图标记说明：input-信号输入端；reset-复位端；clk-第一时钟信号端；clkb-第二时钟信号端；clkc-第三时钟信号端；clkd-第四时钟信号端；out-信号输出端；vss-电源端；c-电容；pu-上拉节点；pd-下拉节点。具体实施方式下面结合附图和实施例对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。本领域技术人员可以理解，本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本发明实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极。现有goa设计中，下拉单元的晶体管的栅极与下拉节点连接，由于下拉节点为长期脉冲信号，下拉单元的晶体管的栅极长期受到高电平偏压的影响，使得下拉单元的晶体管的阈值电压发生偏移，无法避免噪声。为了解决现有设计goa设计中的下拉单元的晶体管存在阈值电压偏移的问题，本发明实施例提供了一种移位寄存器。实施例一图2为本发明实施例一提供的移位寄存器的结构示意图。如图2所示，本发明实施例提供的移位寄存器包括：输入单元、复位单元、控制单元、下拉单元和输出单元。具体的，输入单元，与信号输入端input和上拉节点pu连接，用于在信号输入端input的控制下，向上拉节点pu提供信号输入端input的信号；输出单元，与第一时钟信号端clk、上拉节点pu和信号输出端out连接，用于在上拉节点pu的控制下，向信号输出端out提供第一时钟信号端clk的信号；复位单元，与复位端reset、电源端vss、信号输出端out和上拉节点pu连接，用于在复位端reset的控制下，向上拉节点pu和信号输出端out提供电源端vss的信号；控制单元，与第二时钟信号端clkb和下拉节点pd连接，用于在第二时钟信号端clkb的作用下，控制下拉节点pd的电位；下拉单元，与上拉节点pu、下拉节点pd、电源端vss、第三时钟信号端clkc、第四时钟信号端clkd和信号输出端out连接，用于在第三时钟信号端clkc、第四时钟信号端clkd和下拉节点pd的控制下，向上拉节点pu和信号输出端out提供电源端vss的信号。具体的，下拉单元，包括：第一下拉单元、第二下拉单元和第三下拉单元。第一下拉单元，与下拉节点pd、第三时钟信号端clkc、第四时钟信号端clkd、电源端vss和上拉节点pu连接，用于在下拉节点pd、第三时钟信号端clkc和第四时钟信号端clkd的控制下，向上拉节点pu提供电源端vss的信号；第二下拉单元，与下拉节点pd、第三时钟信号端clkc、第四时钟信号端clkd、电源端vss和信号输出端out连接，用于在下拉节点pd、第三时钟信号端clkc和第四时钟信号端clkd的控制下，向信号输出端out提供电源端vss的信号；第三下拉单元，与上拉节点pu、下拉节点pd和电源端vss连接，用于在上拉节点pu的控制下，向下拉节点pd提供电源端vss的信号。其中，第三时钟信号端clkc的信号和第四时钟信号端clkd的信号互为反相信号，且第三时钟信号端clkc和第四时钟信号端clkd的信号周期为第一时钟信号端clk或第二时钟信号端clkb的周期的一半，需要了解的是，在每个阶段中，第三时钟信号端clkc和第四时钟信号端clkd的信号在一半时间内输出高电平，另一半时间输出低电平，其中，每个阶段为时间为第一时钟信号端clk或第二时钟信号端clkb的工作周期的一半。具体的，第一时钟信号端clkb的信号与第二时钟信号端clk的信号互为反相信号。需要说明的是，第二时钟信号端clkb的信号与第一时钟信号端clk的信号具有180度相位差。并且优选的第一时钟信号端clk的信号和第二时钟信号端clkb的信号均在各自的工作周期内一半时间输出高电平，另一半时间输出低电平。需要说明的是，电源端vss电位持续提供低电平信号。信号输入端input的输入信号为脉冲信号，只在输入阶段为高电平，信号输出端out的输出信号为脉冲信号，只在输出阶段为高电平，复位端reset的输入信号为脉冲信号，只在复位阶段为高电平。本发明实施例所提供移位寄存器，包括：用于在信号输入端的控制下，向上拉节点提供信号输入端的信号的输入单元；用于在上拉节点的控制下，向信号输出端提供第一时钟信号端的信号的输出单元；用于在复位端的控制下，向上拉节点和信号输出端提供电源端的信号的复位单元；用于在第二时钟信号端的作用下，控制下拉节点的电位的控制单元；用于在第三时钟信号端、第四时钟信号端和下拉节点的控制下，向上拉节点和信号输出端提供电源端的信号的下拉单元；其中，第三时钟信号端和第四时钟信号端的信号周期为第一时钟信号端或第二时钟信号端的信号周期的一半，本发明提供的技术方案中，移位寄存器中的下拉单元由第三时钟信号端和第四时钟信号端控制，由于第三时钟信号端和第四时钟信号端的信号周期为第一时钟信号端的输入信号周期的一半，使得下拉单元中的晶体管的受到高电平偏压影响的时间降低了一半，避免了下拉单元中的晶体管长期受到高电平偏压的影响，减小了下拉单元中晶体管的阈值电压偏移，保证了上拉节点和信号输出端的低电平，避免了噪声，提高了显示面板的工作稳定性、使用可靠性和显示效果。图3为本发明实施例一提供的移位寄存器的等效电路图，图3中具体示出了输入单元、输出单元、复位单元、控制单元和下拉单元的示例性结构。本领域技术人员容易理解是，以上各单元的实现方式不限于此，只要能够实现其各自的功能即可。输入单元包括第一晶体管m1；第一晶体管m1的栅极和第一极与信号输入端input连接，第二极与上拉节点pu连接。输出单元包括：第二晶体管m2和电容c；第二晶体管m2的栅极与上拉节点pu连接，第一极与第一时钟信号端clk连接，第二极与信号输出端out连接；电容c的一端与上拉节点pu连接，另一端与信号输出端out连接。复位单元包括：第三晶体管m3和第四晶体管m4；第三晶体管m3的栅极与复位端reset连接，第一极与上拉节点pu连接，第二极与电源端vss连接；第四晶体管m4的栅极与复位端reset连接，第一极与电源端vss连接，第二极与信号输出端out连接。控制单元，包括：第五晶体管m5和第八晶体管m8；第五晶体管m5的栅极与第八晶体管m8的第二极连接，第一极与第二时钟信号端clkb连接，第二极与下拉节点pd连接；第八晶体管m8的栅极和第一极与第二时钟信号端clkb连接。第一下拉单元，包括：第九晶体管m9、第十晶体管m10、第十一晶体管m11和第十二晶体管m12；第九晶体管m9的栅极与第十一晶体管m11的第一极连接，第一极与电源端vss连接，第二极与上拉节点pu连接；第十晶体管m10的栅极与第十二晶体管m12的第二极连接，第一极与上拉节点pu连接，第二极与电源端vss连接；第十一晶体管m11的栅极与第四时钟信号端clkd连接，第二极与下拉节点pd连接；第十二晶体管m12的栅极与第三时钟信号端clkc连接，第一极与下拉节点pd连接。第二下拉单元，包括：第十三晶体管m13、第十四晶体管m14、第十五晶体管m15和第十六晶体管m16；第十三晶体管m13的栅极与第十五晶体管m15的第一极连接，第一极与电源端vss连接，第二极与信号输出端out连接；第十四晶体管m14的栅极与第十六晶体管m16的第二极连接，第一极与信号输出端out连接，第二极与电源端vss连接；第十五晶体管m15的栅极与第三时钟信号端clkc连接，第二极与下拉节点pd连接；第十六晶体管m16的栅极与第四时钟信号端clkd连接，第一极与下拉节点pd连接。第三下拉单元，包括：第六晶体管m6和第七晶体管m7；第六晶体管m6的栅极与上拉节点pu连接，第一极与下拉节点pd连接，第二极与电源端vss连接；第七晶体管m7的栅极与上拉节点pu连接，第一极与电源端vss连接，第二极与第八晶体管m8的第二极连接。在本实施例中，晶体管m1～m16均可以为n型薄膜晶体管或p型薄膜晶体管，可以统一工艺流程，能够减少工艺制程，有助于提高产品的良率。此外，考虑到低温多晶硅薄膜晶体管的漏电流较小，因此，本发明实施例优选所有晶体管为低温多晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。需要说明的是，电容c可以是由像素电极与公共电极构成的液晶电容，也可以是由像素电极与公共电极构成的液晶电容以及存储电容构成的等效电容，本发明对此不作限定。下面通过移位寄存器的工作过程进一步说明本发明实施例的技术方案。图4为本发明实施例一提供的移位寄存器的工作时序图，如图3和图4所示，本发明实施例提供的移位寄存器包括16个晶体管单元(m1～m16)、1个电容(c)、6个输入端(input、reset、clk、clkb、clkc和clkd)、1个输出端(out)和1个电源端(vss)，其工作过程包括：第一阶段s1，即输入阶段，信号输入端input的输入信号为高电平，第一晶体管m1开启，将上拉节点pu的电位拉高，对电容c进行充电。由于上拉节点pu的电位拉高，第六晶体管m6和第七晶体管m7开启，将下拉节点pd的电位拉低至电源端vss的低电平。本阶段中，输入端中的信号输入端input和第二时钟信号端clkb的输入信号为高电平，复位端reset和第一时钟信号端clk的输入信号均为低电平，信号输出端out的输出信号为低电平，电源端vss为低电平，第三时钟信号端clkc和第四时钟信号端clkd的输入信号半个周期处于高电平，半个周期处于低电平，即交替的开启第十一晶体管m11或第十二晶体管m12、第十五晶体管m15或第十六晶体管m16，但由于下拉节点pd的电位为低电平，因此，第九晶体管m9或第十晶体管m10，第十三晶体管m13或第十四晶体管m14始终关断，并不拉低上拉节点pu的电位。第二阶段s2，即输出阶段，信号输入端input的输入信号为低电平，第一晶体管m1关断，上拉节点pu继续保持高电平，下拉节点pd继续保持低电平。第一时钟信号端clk输入信号变为高电平，由于电容c的自举效应，上拉节点pu的电位继续被拉高，上拉节点pu的高电平使第二晶体管m2开启，信号输出端out输出第一时钟信号端clk的信号，即栅极驱动信号，另外，上拉节点pu电位的升高，提高了第二晶体管m2的充电能力，保证了像素充电。本阶段中，第一时钟信号端clk的输入信号为高电平，输入端中的信号输入端input、第二时钟信号端clkb和复位端reset的输入信号为低电平，信号输出端out的输出信号为高电平，电源端vss为低电平，第三时钟信号端clkc和第四时钟信号端clkd的输入信号半个周期处于高电平，半个周期处于低电平，即交替的开启第十一晶体管m11或第十二晶体管m12、第十五晶体管m15或第十六晶体管m16，但由于下拉节点pd的电位为低电平，因此，第九晶体管m9或第十晶体管m10，第十三晶体管m13或第十四晶体管m14时钟处于截止状态，并不拉低上拉节点pu和信号输出端out的电位。由于上拉节点pu仍处于高电平，第六晶体管m6和第七晶体管m7保持开启，因此，下拉节点pd仍处于低电平。第三阶段s3，即复位阶段，复位端reset的输入信号为高电平，第三晶体管m3和第四晶体管m4开启，第三晶体管m3开启对上拉节点pu放电，将上拉节点pu的电位拉低至电源端vss的低电平，同时使第二晶体管m2关断，降低信号输出端out噪声；第四晶体管m4开启对信号输出端out放电，将信号输出端out的电位拉低至电源端vss的低电平，第二时钟信号端clkb的输入信号为高电平，第八晶体管m8和第五晶体管m5开启，将下拉节点pd拉高至高电平。本阶段中，输入端中的复位端reset、第二时钟信号端clkb的输入信号为高电平，信号输入端input和第一时钟信号端clk的输入信号为电平，信号输出端out的输出信号为低电平，电源端vss为低电平。本实施例中，复位端reset与下一级移位寄存器的信号输出端out连接，复位端reset的高电平信号是下一级移位寄存器信号输出端out输出的高电平。第四阶段s4，第一时钟信号端clk的输入信号变为高电平，第二时钟信号端clkb的输入信号变为低电平。由于此时第三晶体管m2为关断状态，因此第一时钟信号端clk的高电平无法输出到信号输出端out，信号输出端out保持上阶段的低电平输出。同时，由于上拉节点pu继续保持低电平，下拉节点pd继续保持高电平，在第一个半周期中，第三时钟信号端clkc的输入信号为高电平信号，第十二晶体管m12和第十五晶体管m15开启，由于下拉节点pd的电位为高电平，第十晶体管m10开启，将上拉节点pu的电位拉低至电源端vss的低电平，第十三晶体管m13开启，将信号输出端out的电位拉低至电源端vss的低电平，以避免噪声，在第二个半周期中，第四时钟信号端clkd的输入信号为高电平信号，第十一晶体管m11和第十六晶体管m16开启，由于下拉节点pd的电位为高电平，第九晶体管m9开启，将上拉节点pu的电位拉低至电源端vss的低电平，第十四晶体管m14开启，将信号输出端out的电位拉低至电源端vss的低电平，以避免噪声。本阶段中，输入端中的第一时钟信号端clk的输入信号为高电平，信号输入端input、复位端reset、第二时钟信号端clkb的输入信号均为低电平，信号输出端output为低电平，电源端vss为低电平。第五阶段s5，第一时钟信号端clk的输入信号变为低电平，第二时钟信号端clkb的输入信号变为高电平。第二时钟信号端clkb输入的高电平使第八晶体管m8和第六晶体管m6开启，使下拉节点pd继续保持高电平，在第一个半周期中，第三时钟信号端clkc的输入信号为高电平信号，第十二晶体管m12和第十五晶体管m15开启，由于下拉节点pd的电位为高电平，第十晶体管m10开启，将上拉节点pu的电位拉低至电源端vss的低电平，第十三晶体管m13开启，将信号输出端out的电位拉低至电源端vss的低电平，以避免噪声，在第二个半周期中，第四时钟信号端clkd的输入信号为高电平信号，第十一晶体管m11和第十六晶体管m16开启，由于下拉节点pd的电位为高电平，第九晶体管m9开启，将上拉节点pu的电位拉低至电源端vss的低电平，第十四晶体管m14开启，将信号输出端out的电位拉低至电源端vss的低电平，以避免噪声，持续对上拉节点pu和信号输出端out放电，保证了信号的输出稳定，消除了噪声。本阶段中，输入端中的第二时钟信号端clkb的输入信号为高电平，信号输入端input、复位端reset、第一时钟信号端clk的输入信号为低电平均为低电平，信号输出端out为低电平，低电平输入端vss为低电平。在第四阶段s4和第五阶段s5中，下拉单元中的晶体管m9-m16均只受到了半个周期的高电平偏压的影响，即本实施例中提供的下拉单元中的晶体管所受的高电平偏压的时间为现有goa电路下拉单元中晶体管所受的高电平偏压的时间的一半，大大降低了下拉单元中晶体管的阈值电压的漂移，能够保证信号输出端的正常输出，提高了显示面板的工作稳定性、使用可靠性和显示效果。在本实施例中，在第一阶段s1之后，信号输入端input的输入信号持续为低电平；在第二阶段s2之后，信号输出端out的输出信号持续为低电平，在第三阶段s3后，复位端reset的输入信号持续为低电平；在所有阶段，低电平输入端vss的输入信号持续为低电平；从第二阶段s2开始，每隔一个阶段，第一时钟信号端clk的输入信号为高电平，从第三阶段s3开始，每隔一个阶段，第二时钟信号端clkb的输入信号为高电平，即第一时钟信号端clk与第二时钟信号端clkb的输入信号反相。在第五阶段s5后，第一时钟信号端clk和第二时钟信号端clkb的输入信号依次重复一次或多次第四阶段s4和第五阶段s5，在所有的阶段中，第三时钟信号端clkc的第一个半周期的输入信号为高电平，第二个半周期的输入信号为低电平，第四时钟信号端clkd的第一个半周期的输入信号为低电平，第二个半周期的输入信号为高电平，即第三时钟信号端clkc和第四时钟信号端clkd的输入信号反相。实施例二基于前述实施例的发明构思，本发明实施例还提供了一种移位寄存器的驱动方法，图5为本发明实施例二提供的移位寄存器的驱动方法的流程图，其中，移位寄存器包括：信号输入端input、复位端reset、第一时钟信号端clk、第二时钟信号端clkb、第三时钟信号端clkc、第四时钟信号端clkb和信号输出端out、输入单元、输出单元、复位单元、控制单元和下拉单元，如图5所示，本实施例提供的移位寄存器的驱动方法，具体包括以下步骤：步骤100、在信号输入端的控制下，输入单元向上拉节点提供信号输入端的信号。具体的，信号输入端的输入信号为脉冲信号，在步骤s1中，信号输入端的输入信号为高电平，输入单元拉高了上拉节点的电位。步骤200、在上拉节点的控制下，输出单元向信号输出端提供第一时钟信号端的信号。具体的，上拉节点在电容的自举作用下，上拉节点的电位进一步升高，第一时钟信号端的输入信号为高电平，信号输出端的输出信号为高电平。步骤300、在复位端的控制下，复位单元向上拉节点和信号输出端提供电源端的信号。具体的，复位端的输入信号为脉冲信号，在步骤s3中，复位端的输入信号为高电平，复位单元将上拉节点和信号输出端的电平拉低至电源端的低电平信号。步骤400、在第二时钟信号端的作用下，控制单元向下拉节点提供第二时钟信号端的信号。具体的，该步骤中，第二时钟信号端的输入信号为高电平，控制单元在第二时钟信号端的控制下拉高了下拉节点的电位。步骤500、在第三时钟信号端、第四时钟信号端和下拉节点的控制下，下拉单元向上拉节点和信号输出端提供电源端的信号。具体的，在第一个半周期内，第三时钟信号端的输入信号为高电平，第四时钟信号端的输入信号为低电平，第二个半周期内，第三时钟信号端的输入信号为低电平，第四时钟信号端的输入信号为高电平，在第一个半周期内，在第三时钟信号端和下拉节点的控制下，下拉单元将上拉节点和信号输出端的电位下拉至电源端的低电平信号，以避免噪声，在第二个半周期内，在第四时钟信号端和下拉节点的控制下，下拉单元将上拉节点和信号输出端的电位下拉至电源端的低电平信号，以避免噪声。本发明实施例提供的移位寄存器的驱动方法，包括：在信号输入端的控制下，输入单元向上拉节点提供信号输入端的信号；在上拉节点的控制下，输出单元向信号输出端提供第一时钟信号端的信号；在复位端的控制下，复位单元向上拉节点和信号输出端提供电源端的信号；在第二时钟信号端的作用下，控制单元控制下拉节点的电位；在第三时钟信号端、第四时钟信号端和下拉节点的控制下，下拉单元向上拉节点和信号输出端提供电源端的信号，通过下拉单元由第三时钟信号端和第四时钟信号端控制，由于第三时钟信号端和第四时钟信号端的信号周期为第一时钟信号端的信号周期的一半，使得下拉单元中的晶体管的受到高电平偏压影响的时间降低了一半，避免了下拉单元中的晶体管长期受到高电平偏压的影响，减小了下拉单元中晶体管的阈值电压偏移，保证了上拉节点和信号输出端的低电平，避免了噪声，提高了显示面板的工作稳定性、使用可靠性和显示效果。实施例三基于前述实施例的发明构思，本发明实施例三还提供了一种栅极驱动电路，该栅极驱动电路包括：移位寄存器。其中，该移位寄存器为实施例一提供的移位寄存器，其实现原理和实现效果类似，在此不再赘述。在本发明实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。当前第1页12