[0048]第一下拉模块在接收到第一方波信号的高电平和第一下拉节点的高电平信号后，将第二方波信号的低电平提供给上拉节点和输出端子；
[0049]第二下拉模块在接收到第二方波信号的高电平和第二下拉节点的高电平信号后，将第一方波信号的低电平提供给上拉节点和输出端子；
[0050]其中，第一下拉节点为功能模块的第一输出节点，第二下拉节点为功能模块的第二输出节点，上拉节点为输入模块的输出节点；
[0051]其中，当第一方波信号为高电平时，则第二方波信号为低电平，当第一方波信号为低电平时，则第二方波信号为高电平。
[0052]通过本发明实施例中提供的第一下拉模块和第二下拉模块，使得在同一时刻，第一下拉模块工作，第二下拉模块停止工作，从而降低第二下拉模块中连接在第二下拉节点的薄膜晶体管的占空比，或者，第二下拉模块工作，第一下拉模块停止工作，从而降低第一下拉模块中连接在第一下拉节点的薄膜晶体管的占空比。因为第一下拉模块和第二下拉模块的交替工作，使得连接在第一下拉节点的薄膜晶体管和连接在第二下拉节点的薄膜晶体管交替导通，从而降低了连接在第一下拉节点的薄膜晶体管和连接第二下拉节点的薄膜晶体管的占空比，防止薄膜晶体管的老化，增加薄膜晶体管的使用寿命。
[0053]本发明实施例提供了一种阵列基板栅极驱动装置，包括级联的如本发明实施例提供的任一移位寄存器。
[0054]本发明实施例提供了一种显示面板，包括级联的如本发明实施例提供的任一移位寄存器。
【附图说明】
[0055]图1为现有技术提供的一种移位寄存器的结构示意图；
[0056]图2为本发明实施例提供的一种移位寄存器的结构示意图；
[0057]图3为本发明实施例提供的一种方波信号的时序图；
[0058]图4为本发明实施例提供的移位寄存器的一种控制信号时序图；
[0059]图5为本发明实施例提供的移位寄存器的另一种控制信号时序图；
[0060]图6为本发明实施例提供的一种阵列基板栅极驱动装置结构示意图。
【具体实施方式】
[0061]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，并不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0062]本发明实施例提供了一种移位寄存器及驱动方法、阵列基板栅极驱动装置、显示面板，用以降低连接在第一下拉节点的薄膜晶体管和连接在第二下拉节点的薄膜晶体管的占空比，从而防止薄膜晶体管的老化，增加薄膜晶体管的使用寿命。
[0063]需要说明的是，本发明实施例中提供的时钟信号包括现有技术中的时钟信号CLK和CLKB。一般地，移位寄存器是由多个级联的移位寄存器单元组成，每个移位寄存器包括多行，每行包括一个移位寄存器单元。每一奇数行对应的移位寄存器单元输入的时钟信号为CLK，每一偶数行对应的移位寄存器单元输入的时钟信号为CLKB。本发明实施例中电源负极提供的电压VSS为低电平，本发明实施例中的薄膜晶体管TFT可以均为N型TFT，也可以均为P型TFT，或者实施例中的薄膜晶体管TFT为N型TFT和P型TFT。具体地，本发明实施例中以薄膜晶体管TFT均为N型TFT为例进行详细描述，且所有TFT的栅极电压为高电平时TFT导通，低电平时TFT断开。
[0064]本发明实施例中的移位寄存器是针对现有技术中提供的非晶硅工艺下的移位寄存器的改进，本发明实施例提供了一种方波信号，用以提供给下拉单元，其中方波信号包括第一方波信号和第二方波信号，且第一方波信号与第二方波信号的频率为IHZ到3HZ高低电平反复切换的方波。
[0065]实施例一
[0066]参见图2，本发明实施例提供的一种移位寄存器，包括多个级联的移位寄存器单元，每一移位寄存器单元包括:输入模块201、输出模块202、复位模块203、功能模块204、第一下拉模块205和第二下拉模块206 ；
[0067]其中，输入模块201的输入端和控制端与输入信号INPUT相连，输出端与上拉节点PU点相连；输出模块202的控制端与输入模块201的输出端相连，输入端与时钟信号CLK相连，输出端与输出端子OUTPUT相连；复位模块203的控制端与复位信号RESET相连，输入端与电源负极VSS相连，第一输出端与上拉节点I3U点相连，第二输出端与输出端子OUTPUT相连；功能模块204的控制端与上拉节点I3U点相连，输入端与电源负极VSS相连，第一输出端与第一下拉节点PDl相连，第二输出端与第二下拉节点PD2相连；第一下拉模块205的控制端与第一下拉节点PDl相连，第一输入端与第一方波信号VLLl相连，第二输入端与第二方波信号VLL2相连，第一输出端与上拉节点I3U点相连，第二输出端与输出端子OUTPUT相连；第二下拉模块206的控制端与第二下拉节点PD2点相连，第一输入端与第二方波信号VLL2相连，第二输入端与第一方波信号VLLl相连，第一输出端与上拉节点I3U点相连，第二输出端与输出端子OUTPUT相连。
[0068]其中，本发明实施例中每个模块中的控制端连接薄膜晶体管的栅极，输入端连接薄膜晶体管的源极，输出端连接薄膜晶体管的漏极。当然，也可以每个模块的控制端连接薄膜晶体管的栅极，输入端连接薄膜晶体管的漏极，输出端连接薄膜晶体管的源极，本发明实施例不做限定。
[0069]输入模块201，响应于输入信号INPUT，用于将输入信号INPUT提供给上拉节点I3U点，其中，上拉节点PU点为输入模块201的输出节点；包括:
[0070]第一薄膜晶体管M1，其栅极和源极连接输入信号端INPUT，漏极作为输入模块的输出节点，即作为上拉节点PU点；
[0071 ] 输出模块202，响应于上拉节点I3U点的电压信号，用于将时钟信号电压CLK提供给输出端子OUTPUT ;包括:
[0072]第二薄膜晶体管M2，其栅极连接上拉节点I3U点，源极连接时钟信号输入端CLK，漏极连接输出端子OUTPUT ；
[0073]第一电容Cl，连接于上拉节点PU点和输出端子OUTPUT之间；
[0074]复位模块203，响应于复位信号RESET，用于将电源负极电压VSS提供给上拉节点PU点和输出端子OUTPUT ;包括:
[0075]第三薄膜晶体管M3，其栅极连接复位信号输入端RESET，源极连接电源负极电压端VSS，漏极连接上拉节点PU点，且第三薄膜晶体管M3的漏极作为复位模块203的第一输出立而;
[0076]第四薄膜晶体管M4，其栅极连接复位信号输入端RESET，源极连接电源负极电压端VSS，漏极连接输出端子OUTPUT，且第四薄膜晶体管M4的漏极作为复位模块203的第二输出端；
[0077]功能模块204，响应于上拉节点点电压信号，用于将电源负极电压VSS提供给第一下拉节点PDl和第二下拉节点TO2，其中，第一下拉节点PDl为功能模块204的第一输出节点，第二下拉节点PD2为功能模块204的第二输出节点；包括:
[0078]第五薄膜晶体管M5，其栅极连接上拉节点PU点，源极连接电源负极电压端VSSd^极作为功能模块的第一输出节点，即第一下拉节点PDl ;
[0079]第六薄膜晶体管M6，其栅极连接上拉节点点，源极连接第一下拉节点HH，漏极作为功能模块的第二输出节点，即第二下拉节点TO2 ;
[0080]第一下拉模块205，响应于第一方波信号VLLl的高电平和第一下拉节点的PDl高电平信号，用于将第二方波信号VLL2的低电平提供给上拉节点I3U点和输出端子OUTPUT ；包括:
[0081]第七薄膜晶体管M7，是栅极和源极连接第一方波信号输入端VLL1，漏极连接第一下拉节点HH，且第七薄膜晶体管M7的源极为第一下拉模块205的第一输入端；
[0082]第八薄膜晶体管M8，其栅极连接第一下拉节点HH，源极连接第二方波信号输入端VLL2，漏极连接输出端子OUTPUT，且第八薄膜晶体管M8的漏极为第一下拉模块205的第二输出端；
[0083]第九薄膜晶体管M9，其栅极连接第一下拉节点HH，源极连接第二方波信号输入端VLL2，漏极连接上拉节点PU