移位寄存器单元及其驱动方法与显示装置的制造方法
【技术领域】
[0001]本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法与显示装置。
【背景技术】
[0002]显示装置在进行显示时，需要利用移位寄存器实现对像素单元的扫描，移位寄存器包括多级移位寄存器单元，每一级移位寄存器单元对应一行像素单元，由多级移位寄存器单元实现对显示装置的像素单元的逐行扫描驱动，以显示图像。
[0003]其中，每一级移位寄存器单元都由多个薄膜晶体管构成，移位寄存器单元中的信号是通过各个薄膜晶体管进行传输的。然而，薄膜晶体管的阈值电压容易受到制造过程的稳定程度以及温度的影响，在制造过程不稳定、高温或低温的条件下，薄膜晶体管的阈值电压会发生较大幅度的变化，使得移位寄存器单元中的上拉控制节点的信号以及下拉控制节点的信号失真，从而导致移位寄存器单元输出的信号失真较为严重，有时甚至会导致移位寄存器单元无法输出信号，进而降低了显示装置的显示效果。
【发明内容】
[0004]本发明的目的在于提供一种移位寄存器单元及其驱动方法与显示装置，用于降低制造过程不稳定以及高温、低温等情况对移位寄存器单元中传输的信号的影响，从而提高显示装置的显示效果。
[0005]为了实现上述目的，本发明提供如下技术方案:
[0006]第一方面，本发明提供了一种移位寄存器单元，包括:
[0007]输入模块，其连接触发信号端、下拉信号端、第一时钟信号端、低电平端、下拉模块、上拉模块和上拉控制节点，所述上拉控制节点为所述输入模块、下拉补偿模块、所述上拉模块和所述下拉模块的连接点，所述输入模块用于在所述触发信号端的信号、所述第一时钟信号端的信号以及下拉信号端的信号的控制下，将所述触发信号端的信号或低电平端的信号传输至上拉控制节点；
[0008]所述下拉补偿模块，其连接控制信号端、所述上拉控制节点、下拉控制节点和低电平端，所述下拉控制节点为所述下拉补偿模块与所述下拉模块的连接点，所述下拉补偿模块用于在所述上拉控制节点的信号为高电平状态时，对下拉控制节点的信号进行至少两次下拉，将所述下拉控制节点的信号下拉至低电平状态；
[0009]所述上拉模块，其连接第二时钟信号端、所述下拉模块、所述上拉控制节点和所述移位寄存器单元的输出端，所述上拉模块用于在所述上拉控制节点的信号与所述第二时钟信号端的信号的控制下，将所述移位寄存器单元的输出端的信号上拉为高电平状态，以及利用自身的自举现象将所述上拉控制节点的信号上拉为高电平状态；
[0010]所述下拉模块，其连接所述输入模块、所述上拉模块、所述上拉控制节点、所述下拉控制节点、所述低电平端和所述移位寄存器单元的输出端，所述下拉模块用于在所述下拉控制节点的信号的控制下，将所述移位寄存器的输出端的信号下拉为低电平状态。
[0011]第二方面，本发明还提供了一种移位寄存器单元的驱动方法，包括:
[0012]第一阶段，输入模块接收触发信号端的信号、第一时钟信号端的信号和下拉信号端的信号，并在所述触发信号端的信号、所述第一时钟信号端的信号和所述下拉信号端的信号的控制下，将所述触发信号端的信号或低电平端的信号传输至上拉控制节点；下拉补偿模块在所述上拉控制阶段为高电平状态时，对下拉控制节点的信号进行下拉，将下拉控制节点的信号下拉至低电平状态；下拉模块在下拉控制节点的信号的控制下，将所述移位寄存器的输出端的信号下拉为低电平状态；
[0013]第二阶段，所述上拉模块利用自身的自举现象，将所述上拉控制节点的信号上拉为高电平状态；所述上拉模块在所述上拉控制节点的信号与第二时钟信号端的信号的控制下，将所述移位寄存器单元的输出端的信号上拉为高电平状态。
[0014]第三方面，本发明还提供一种显示装置，包括多级上述技术方案中所述的移位寄存器单元。
[0015]本发明提供的移位寄存器单元及其驱动方法与显示装置中，移位寄存器单元包括输入模块、下拉补偿模块、上拉模块和下拉模块，与现有技术中制造过程不稳定、高温或低温的条件下，移位寄存器单元输出的信号失真较为严重的移位寄存器单元相比，本发明中的下拉补偿模块，能够在上拉控制节点为高电平状态时，对下拉控制节点的信号进行至少两次下拉，确保下拉控制节点被下拉为低电平状态，在制造过程不稳定、高温或低温的条件下，也能够保证下拉控制节点的信号的准确度，降低制造过程不稳定以及高温、低温等情况对移位寄存器单元中传输的信号的影响，从而提高显示装置的显示效果。
【附图说明】
[0016]此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中:
[0017]图1为本发明实施例一中的移位寄存器单元的结构示意图；
[0018]图2为本发明实施例二中的移位寄存器单元的结构示意图一；
[0019]图3为与图2、图4、图7、图8中的移位寄存器单元均对应的信号时序图；
[0020]图4为本发明实施例二中的移位寄存器单元的结构示意图二 ；
[0021]图5为本发明中移位寄存器单元与现有技术中移位寄存器单元中上拉控制节点的允许电压对比图；
[0022]图6为本发明中移位寄存器单元与现有技术中移位寄存器单元中下拉控制节点的允许电压对比图；
[0023]图7为本发明实施例三中的移位寄存器单元的结构示意图一；
[0024]图8为本发明实施例三中的移位寄存器单元的结构示意图二。
【具体实施方式】
[0025]为了进一步说明本发明实施例提供的移位寄存器单元及其驱动方法与显示装置，下面结合说明书附图进行详细描述。
[0026]实施例一
[0027]请参阅图1，本发明实施例提供的移位寄存器单元包括输入模块P1、下拉补偿模块P2、上拉模块P3和下拉模块P4。其中，输入模块Pl连接触发信号端STU、下拉信号端STD、第一时钟信号端CLK1、低电平端VGL、下拉模块P4、上拉模块P3和上拉控制节点Q，上拉控制节点Q为输入模块PU下拉补偿模块P2、上拉模块P3和下拉模块P4的连接点，输入模块Pl用于在触发信号端STU的信号、第一时钟信号端CLKl的信号以及下拉信号端STD的信号的控制下，将触发信号端STU的信号或低电平端VGL的信号传输至上拉控制节点Q。下拉补偿模块P2连接控制信号端C0N、上拉控制节点Q、下拉控制节点QB和低电平端VGL，下拉控制节点QB为下拉补偿模块P2与下拉模块P4的连接点，下拉补偿模块P2用于在上拉控制节点Q的信号为高电平状态时，对下拉控制节点QB的信号进行至少两次下拉，将下拉控制节点QB的信号下拉至低电平状态。上拉模块P3连接第二时钟信号端CLK2、下拉模块P4、上拉控制节点Q和移位寄存器单元的输出端0UT，上拉模块P3用于在上拉控制节点Q的信号与第二时钟信号端CLK2的信号的控制下，将移位寄存器单元的输出端OUT的信号上拉为高电平状态，以及利用自身的自举现象，将上拉控制节点Q的信号上拉为高电平状态。下拉模块P4连接输入模块P1、上拉模块P3、上拉控制节点Q、下拉控制节点QB、低电平端VGL和移位寄存器单元的输出端0UT，下拉模块P4用于在下拉控制节点QB的信号的控制下，将移位寄存器的输出端的信号下拉为低电平状态。
[0028]下面将结合上述移位寄存器单元，对上述移位寄存器单元的驱动方法进行相关说明，上述移位寄存器单元的驱动方法包括:
[0029]第一阶段，输入模块Pl接收触发信号端STU的信号、第一时钟信号端CLKl的信号和下拉信号端STD的信号，并在触发信号端STU的信号、第一时钟信号端CLKl的信号和下拉信号端STD的信号的控制下，将触发信号端STU的信号或低电平端VGL的信号传输至上拉控制节点Q ;下拉补偿模块P2在上拉控制阶段为高电平状态时，对下拉控制节点QB的信号进行下拉，具体的，可进行至少两次下拉，将下拉控制节点QB的信号下拉至低电平状态；下拉模块P4在下拉控制节点QB的信号的控制下，将移位寄存器的输出端的信号下拉为低电平状态；
[0030]第二阶段，上拉模块P3利用自身的自举现象，将上拉控制节点Q的信号上拉为高电平状态；上拉模块P3在上拉控制节点Q的信号与第二时钟信号端CLK2的信号的控制下，将移位寄存器单元的输出端OUT的信号上拉为高电平状态。
[0031]需要说明的是，上述第一阶段和第二阶段主要与各个信号端(比如触发信号端STU、下拉信号端STD、第一时钟信号端CLK1、第二时钟信号端CLK2)的信号时序相关，并没有一定的时间先后顺序。
[0032]本发明实施例提供的移位寄存器单元及其驱动方法中，移位寄存器单元包括输入模块P1、下拉补偿模块P2、上拉模块P3和下拉模块P4，与现有技术中制造过程不稳定、高温或低温的条件下，移位寄存器单元输出的信号失真较为严重的移位寄存器单元相比，本发明中的下拉补偿模块P2，能够在上拉控制节点Q为高电平状态时，对下拉控制节点QB的信号进行至少两次下拉，确保下拉控制节点QB被下拉为低电平状态，在制造过程不稳定、高温或低温的条件下，也能够保证下拉控制节点QB的信号的准确度，降低制造过程不稳定以及高温、低温等情况对移位寄存器单元中传输的信号的影响，从而提高显示装置的显示效果O
[0033]实施例二
[0034]请参阅图2，下面将详细说明实施例一中的输入模块P1、下拉补偿模块P2、上拉模块P3和下拉模块P4的具体结构，其中，控制信号端CON为高电平端VGH。
[0035]输入模块Pl包括第一晶体管Tl、第二晶体管T2、第三晶体管T3和第四晶体管T4 ;第一晶体管Tl的栅极连接触发信号端STU，第一晶体管Tl的源极连接第二晶体管T2的漏极、第三晶体管T3的源极和第四晶体管T4的漏极，第一晶体管Tl的漏极连接触发信号端STU ;第二晶体管T2的栅极连接第一时钟信号端CLKl，第二晶体管T2的源极连接第三晶体管T3的漏极和上拉控制节点Q，第