专利名称：在衬底上制造半导体部件的方法和包括半导体部件的衬底的制作方法
技术领域：
本发明涉及用于根据权利要求I的前序的在衬底上制造半导体部件的方法，并且涉及包括半导体部件的衬底。
背景技术：
现有技术在半导体制造中，已公知借助于光刻工艺在晶片表面上制造结构。举例来说，借助于光刻步进器或者扫描器将结构投射到光敏层上。借助于基于如氧化硅或者氧氮化硅的介质的表面上的多晶硅层的构图的光刻工艺，沿着其它结构规则地制造 如集成电路的晶体管栅极的栅极区域。线条结构的最小可获得尺寸和等价地在相邻的线条结构之间的最小可获得距离受光刻系统的限制。一个限制因素是，例如在将被构图的衬底的表面上投射结构期间的光源的光照的主要波长。另外，机械容差和光路的孔径都是限制因素。对于已有光刻系统，可获得的最小特征尺寸是表示为临界尺寸的固定参数。临界间隙尺寸通常约为临界线条尺寸的量级。通常根据这些参数确切地规定半导体工艺，例如200nm技术节点或者90nm技术节点。向具有更小临界尺寸的技术的过渡非常昂贵，究其原因是在已有技术中获得最小可能尺寸的尝试。对于例如晶体管的性能，获得尽可能小的栅极沟道长度是有利的。具有更小的栅极沟道长度，有可能减少必要的电源电压，作为其结果，功率消耗降低。另外，有可能提高时钟速率。然而，在获得更小结构的尝试中，出现了结构之间的距离增加的缺点，即，结构之间的间隙宽度增加。在特定应用中，对于距离的明确期望是栅极之间的距离尽可能的小，例如，在CCD (电荷耦合器件)的情况中。为了达到此目的，公开的现有技术使用了一种技术，该技术使用了双栅极构图工艺。两个栅极结构的叠加可以在栅极之间形成最小距离。然而，在此工艺中，因为在两个多晶硅层之间制造氧化物隔离物要求高温氧化工艺，这对标准晶体管的性能有不利影响。另外，可以使用能够实现更小结构的改善的光刻工艺。但是，这需要明显的附加成本支出。
发明内容
本发明的目标和优点本发明基于改善用于制造半导体结构的光刻工艺的目的，该半导体结构具有用于与临界尺寸的大小相关的用于间隙和线条的预定临界尺寸。借助于权利要求I和10的特征实现此目的。在从属权利要求中详细说明了本发明的优点和有利发展。本发明基于一种包括光刻构图步骤的用于在衬底上制造半导体部件的方法，在该方法中，在衬底上，施加要构图的第一层并且施加作为要构图的第一层的掩模层的第二层。所述要构图的第一层是例如能够在后面用于制造晶体管栅极的所述方法中使用的多晶硅层。所述衬底是例如以公知的方式制备的硅晶片，例如包含掺杂区域、蚀刻结构和用绝缘体填充的间隙。另外，在施加多晶硅之前，可以施加用作例如晶体管介质的另外的绝缘层。第二层可以是例如氧化物层，例如由氧化硅或者氧氮化硅构成。实际上，本发明的重点属于随后施加用作第二层的掩模的第三层并且其中对所述第二层依次进行至少两个光刻构图工艺，其中在一个构图工艺期间，在制造由用于为在第三层处的构图工艺提供掩模层的光敏层构成的结构之后，在第三层的构图边缘处制备正倾角，作为结果，给定第三层的厚度h,保持开放(remaining free)的结构的尺寸减小D=2 *h/tana的值，以及其中，在另一个构图工艺期间，在制造由用于为在第三层处的构图工艺提供掩模层的光敏层构成的结构之后，在第三层的图形边缘处形成负倾角β，其中给定第三层的厚度h,剩余结构的尺寸减小W=2 * h/tan β的值减小，以及其中基于被分别构图的第三层构图第二层。·在此构图操作期间，可以想到，在第一构图工艺之后，在其被构图并且用作构图第二层的掩模之后，第三层被完全除去，并且施加新的第三层，并在另外的第二构图工艺中重新构图该新的第三层。在此情况下，首先制造具有正倾角的结构还是负倾角的结构可以完全不重要。作为此过程的结果，作为在第三层处的结构的放大和尺寸减小的结果，有可能在衬底上制造小于通常在掩模步骤中获得的最小临界尺寸的第二层中的结构的间隙宽度和/或线条宽度。另外优选，在第一构图工艺之后，在第二构图工艺之前，除去用于提供掩模的光敏层。如果合适，不仅用于为第三层提供掩模的光敏层而且所述第三层也被完全除去并且重新提供这两层，即，第三层以及光敏构图层。在本发明的另外的优选配置中，优选在第三层的构图之后，通过第三层作为掩模进行第二层的构图，以由此产生用于所述第一层的掩模。可以想到，为了执行此构图工艺，在每次构图第三层之后进行该构图工艺，或者保留第三层直到最小间隙和最小线条已制造，然后在一个步骤中进行第二层的构图。举例来说，可以施加聚合物层作为第三层。优选地，使用具有抗反射涂层性能的层，例如BARC层(底抗反射涂层)。此方法用作优选用于制造包括半导体部件的衬底的基础，半导体部件包括具有基本上与为制备所述结构使用的光刻掩模的特征尺寸对应的用于线条和间隙的特征尺寸，其中在相同衬底上还实现了用于所使用的掩模的线条和间隙的、显著小于所述光刻掩模的最小特征尺寸的特征尺寸。具体地，实现了包括半导体部件的衬底，其中提供了具有低于所使用的光刻掩模的最小特征尺寸的沟道长度的晶体管结构，并且其中在衬底的相同平面中存在距离低于用于制造该结构的光刻掩模提供的最小距离的晶体管的栅极结构。
在附图中
图I到12使用截面示意图示出了根据用于在衬底上制造具有小于临界尺寸的特征尺寸的半导体部件的本发明的方法的顺序，以及图13到24同样使用截面示意图示出了根据用于在衬底上制造具有小于临界尺寸的特征尺寸的半导体部件的本发明的另一种方法的顺序。
具体实施例方式起始点是例如由具有用作例如有源区的掺杂区域101、蚀刻结构102的由硅构成的晶片100，其中以例如STI (浅沟槽隔离)或者LOCOS (硅的选择氧化)的工艺，用绝缘材料填充蚀刻的结构之间的间隔。向晶片100施加用于晶体管结构的介质的介质103。最终，在该绝缘层之后，为例如随后用于制造晶体管的栅极的例如具有200nm的厚度的由多晶硅构成的层。多晶娃层具有参考标号200 (参见图I)。
然后，向层200施加绝缘层，具体地为氧化硅层300。该层应具有不同于下伏(underlying)层200的化学特性的化学特性并且具有例如50nm的厚度。因此，该层，在其构图之后，可以用作掩模用于构图下伏层。在其上施加叠层400，该叠层可以由不同的层构成，例如抗反射涂层401和光致抗蚀剂层402 (参见图2)。为了获得用于下伏层401的第一掩模，构图光致抗蚀剂层。在该情况下，旨在在光致抗蚀剂层中仅制造或者实现具有小于邻接尺寸的间隙宽度的结构。毫无疑问，此掩模步骤还可以用于制造大于最小结构的结构。另外，可以在此掩模步骤中出现具有关于其临界尺寸的最小线条尺寸的结构。原则上，在光刻工艺期间遵从最小特征尺寸的标准。作为最小可能特征尺寸的区域中的光刻工艺基础上的随后构图步骤的结果出现了小于最小特征尺寸的特征尺寸。最后保留具有开口 403的构图的光致抗蚀剂层402 (参见图3)。然后使用此构图的光致抗蚀剂层构图层401。有利地以在结构的边缘处的层401中出现正倾角(positiveramp angle)的方式进行优选蚀刻步骤。这在层401中制造开口 420,其基本具有恒定的偏移D=2 /tan ct ,其中h是层401的厚度。角α定乂为由层401的倾斜边界和晶片的面形成的角。这意味着角α>90°对应于正倾角，在此情况下，出现了具有减小的尺寸的开口420，然而，当角α〈90°时，出现负倾角，在此情况下，开口的尺寸增力卩。在图4中，在当前步骤中开口 420的尺寸以任意速率减小。倾角是正的(参见图4)。使用构图的层401构图下伏层300(掩模层)。这在层300中导致结构320(开口)，该结构320对应于层401中在其层底部处的开口 420 (参见图5以及图6)。在图6中，在下一工艺步骤之前分别完全除去层402和401。根据图7，分别施加层411和412，其中层411对应于层401并且层412对应于层402。层412是根据这样的结构所构图的光致抗蚀剂层，该结构的目的是获得小于仍可以根据临界尺寸获得的线条宽度的线条宽度(参见图8)。在图8中可见线条430。这些线条430大于或者等于使用光刻可能获得的最小线条宽度。使用具有线条430的构图的层412，以出现负倾角的方式构图下伏层411。作为结果，剩余线条430的尺寸在每个情况下都减小倾角范围，即，线条减小值W=2 ★ h/tani3，其中β是衬底表面和向内倾斜的边缘之间的角(参见图9和图10)。
使用在层411中的构图的线条430，再次构图下伏层300，其中在向层300过渡的下边缘处的线条的宽度被转移到下伏层300。导致小于光刻线条宽的亚标称(subnominal)线条结构。随后，完全除去层412和411并且使用构图的层300进行新的构图操作。现在，层300包括在预定区域处的与临界尺寸相比较的亚标称间隙宽度和亚标称线条宽度。当然，层300可以包括更大的结构并且还包括对应于临界尺寸的结构。使用构图的层300构图下伏层200，用其制造晶体管的栅极。随后可以除去层300以留下具有压标称间隙220和亚标称线条230的构图的多晶硅层200。随后进行常规的CMOS工艺。 为了使用最小结构，随后应该避免用于在亚标称间隙宽度的区域中制造源极/漏极区域的注入。在根据图13到24的方法，使用了与根据图I到12的方法中的层相同的层，由于该原因对于该层和该结构使用了相同的标号。根据图I到12的制造方法与根据图13到24的制造方法的不同之处是工艺顺序和层顺序。通过图13到图16示出的制造方法对应于图I到4示出的方法。然而，与根据图I到12的方法相反，在开口 420的制造之后，下伏掩模层300没有被通过构图的层401构图，而是完全除去光致抗蚀剂层402 (参见图17)并且提供更新的光致抗蚀剂层(412)。如根据图I到12的方法，层412根据这样的结构构图，该结构的目的是获得小于仍可根据临界尺寸光刻获得的线条宽度的线条宽度。在图19中可见线条430。这些线条430大于或者等于使用光刻可获得的最小线条宽度。使用具有线条430的构图的层412，以出现负倾角的方式构图下伏层400。作为结果，剩余线条430的尺寸在每个情况中都减小倾角范围(参见图20)。随后除去光致抗蚀剂层420 (参见图21)，剩余的构图的层401，其被用于构图下伏层300 (掩模层)。在该层的底部，分别根据开口和线条的宽度，在构图工艺中将这些尺寸转移到层300,为了精确，以单个构图步骤完成，然而在根据图I到12的方法中对层300使用两个构图步骤。在图22中可见构图的层300，然后，根据图23和24的另外的工艺序列再一次对应于根据图11和12的工艺序列。参考标记100 晶片101掺杂的区域102 结构103 介质200多晶硅220亚标称间隙230亚标称线条300掩模层320 结构400 叠层401 BARC 层
402光致抗蚀剂403开口411BARC 层412光致抗蚀剂420开口430线条。·
权利要求
1.一种包括光刻构图步骤的用于在衬底(100)上制造半导体部件的方法，在所述方法中，在所述衬底(100)上，施加要构图的第一层(200)并且施加作为要构图的所述第一层的掩模层的第二层(300)，其中施加作为所述第二层的掩模的第三层(401)，并且其中对所述第二层依次进行至少两个光刻构图工艺，其中在一个所述构图工艺期间，在制造由用于为在所述第三层(401)处的构图工艺提供掩模层的光敏层(402)构成的结构之后，在所述第三层的构图边缘处形成正倾角α，作为结果，给定所述第三层的厚度h，保持开放的结构(420)的尺寸减小D=2 * h/tana的值，以及其中，在另一个所述构图工艺期间，在制造由用于为在所述第三层(411)处的构图工艺提供掩模层的光敏层(412)构成的结构之后，在所述第三层的构图边缘处形成负倾角β，其中给定所述第三层的厚度h，剩余结构(430)的尺寸减小W=2 * h/tan^的值，以及其中基于被分别构图的所述第三层(401)构图所述第二层(300)。
2.根据权利要求I的方法，其中在第一构图工艺之后，在第二构图工艺之前，除去用于提供所述掩模的所述光敏层(402)。
3.根据任一前述权利要求的方法，其中在所述第三层(401)的构图之后，通过将所述第三层(401)作为掩模执行所述第二层(300)的构图，以由此产生用于所述第一层(200)的掩模。
4.根据任一前述权利要求的方法，其中在每次所述第三层(401，411)的构图之后直接进行所述第二层(300)的所述构图。
5.根据任一前述权利要求的方法，其中在一个步骤中构图所述第二层(300)。
6.根据任一前述权利要求的方法，其中施加多晶娃层作为所述第一层(200)。
7.根据任一前述权利要求的方法，其中施加氧化硅层作为所述第二层(300)。
8.根据任一前述权利要求的方法，其中用所述第二层(300)构图第一层(200)。
9.根据任一前述权利要求的方法，其中施加聚合物层作为所述第三层(401，411)。
10.一种包括半导体部件的衬底，其包括结构(220，230)，所述结构(220，230)具有基本上对应于用于制造所述结构的光刻掩模的特征尺寸的用于线条(230)和间隙(220)的特征尺寸，其中在同一衬底上实现用于所使用的掩模的线条和间隙的、显著小于所述光刻掩模使用的最小特征尺寸的特征尺寸。
11.根据权利要求9的包括半导体部件的衬底，其中提供了具有低于所使用的光刻掩模的所述最小特征尺寸的沟道长度的晶体管结构，并且其中在所述衬底的相同平面中存在其距离低于用于制造所述结构的所述光刻掩模提供的最小距离的晶体管的栅极结构。
全文摘要
本发明涉及在衬底上制造半导体部件的方法和包括半导体部件的衬底。一种包括光刻构图步骤的在衬底上制造半导体部件的方法，在衬底上，提供第一层和作为第一层的掩模的第二层，提供作为第二层的掩模的第三层，对第二层依次进行至少两个光刻构图工艺，在一个构图工艺中，在制造由用于第三层的掩模层的光敏层构成的结构后，在第三层的构图边缘形成正倾角α，给定第三层的厚度h，保持开放的结构的尺寸减小D=2＊h/tanα的值，在另一个构图工艺中，在制造由用于第三层的掩模层的光敏层制构成的结构后，在第三层的构图边缘形成负倾角β，给定第三层的厚度h，剩余结构的尺寸减小W=2＊h/tanβ的值，由被分别构图的第三层构图第二层。
文档编号G03F7/00GK102956441SQ20121030525
公开日2013年3月6日 申请日期2012年8月24日 优先权日2011年8月26日
发明者B·德科伊, M·安内塞, M·波普 申请人:埃斯普罗光电股份公司