专利名称：阵列基板和显示装置的制作方法
技术领域：
本实用新型涉及显示领域，尤其涉及一种阵列基板和设置有该阵列基板的显示装置。
背景技术：
在阵列基板的制作过程中，为提高成品率及降低损失，需要及时对产品进行检测，反馈并利用激光方法修复等。如图1所示，针对可能存在的布线不良，形成栅线12时，会在阵列基板的边缘一并形成一与栅线12相连的测试线11 ;形成数据线13时，也需要在边缘形成与数据线13相连的测试线11 (测试线DO和测试线DE)，各测试线11在测试端口 14处利用接触探针等与外部测试设备15相连，从而实现测试信号加载。具体地，在完成栅金属层刻蚀，形成栅线12以及与栅线12相连的测试线11后，下一步一般米用等离子增强化学气相沉积(Plasma EnhancedChemical Vapor Deposition,PECVD)方法形成栅绝缘层，发明人发现:在形成栅绝缘层的工艺过程中，栅线12与测试线11相连区域(称为:栅线连接区，Gate pad bar),尤其是栅线12与测试线11的连接处,容易发生电弧放电现象，导致该位置的测试电路被烧毁，从而出现在阵列基板完成后无法利用阵列测试(Array Tester)设备测试或测试异常的情况，最终会影响产品的良品率。
实用新型内容本实用新型所要解决的技术问题在于提供一种阵列基板和设置有该阵列基板的显示装置，可减少信号线与测试线连接区域在后继生产流程中发生电弧放电的机率，确保测试线的正常形成，以及测试的正常进行，从而提高良品率。为达到上述目的，本实用新型的实施例采用如下技术方案:一种阵列基板，包括:用于提供显示信号或控制信号的信号线；以及与所述信号线相连，用于测试所述信号线是否布线不良的测试线；还包括:设置在所述信号线上方的绝缘层，所述测试线设置在所述绝缘层上；位于所述测试线与所述信号线之间的各层上设置有过孔，所述测试线通过该过孔与所述信号线相连。可选地，所述信号线为栅线或者数据线。可选地，所述测试线的材质为透明导电材料。可选地，所述测试线与透明电极位于同一层，所述透明电极为像素电极或者公共电极。进一步，可选地，所述阵列基板还包括:冗余测试线，与所述信号线位于同一层，所述冗余测试线的线宽比所述信号线的线宽小。可选地，所述冗余测试线的线宽小于等于3微米。[0017]可选地，所述冗余测试线的材质为金属。进一步地，所述阵列基板还包括:测试端口，与所述信号线位于同一层。本实用新型还提供一种显示装置，包括:所述的任一阵列基板。本实用新型提供了一种阵列基板和设置有该阵列基板的显示装置，将测试线设置在绝缘层上，并通过过孔将信号线与测试线相连。以栅线信号线为例，具体地:修改掩膜板结构，在栅金属层刻蚀过程中不设置与栅线相连的测试线，这样在PECVD方法沉积栅绝缘层过程中，因不存在测试线，原本在栅线与测试线相连区域发生的电弧放电现象也不会发生，而栅金属层的电学测试采用的是Gate OS设备(Gate Open/ShortTester，断/短路测试机)，Gate OS设备为一种测试像素区信号线是否存在open (断路)或者short (短路)设备，其测试范围只限于像素区，采用的测试方法为OS设备，其测试原理为采用非接触电容感应方式在像素区信号线一端加载信号，在另一端检测所接收信号有无异常变化来确认像素区中信号线是否正常，故不需要外加的测试线也能正常测试；然后，继续后继流程，在沉积钝化层后的刻蚀工艺中刻蚀出过孔，最后沉积透明导电膜并刻蚀形成测试线，最终通过过孔，实现栅线与测试线的连通，使整个阵列基板具备了阵列测试能力。因此，本实用新型中的阵列基板和显示装置，既能确保正常形成测试线以及正常进行测试，提高良品率，又不影响阵列基板的整个工艺流程及现有的测试流程。
图1为现有阵列基板的测试示意图；图2为本实用新型实施例一中阵列基板的剖面结构示意图一；图3为本实用新型实 施例一中阵列基板的剖面结构示意图二 ；图4为本实用新型实施例一中阵列基板的栅极金属层刻蚀后的图案示意图；图5为本实用新型实施例一中阵列基板的栅线及其测试线的连接示意图；图6为本实用新型实施例二中阵列基板的栅极金属层刻蚀后的图案示意图；图7为本实用新型实施例二中阵列基板的栅线及其测试线的连接示意图。附图标记说明10-信号线，11-测试线，12-栅线，13-数据线，14-测试端口，15-测试设备，16-过孔，17-绝缘层，18-位于测试线和信号线之间的各层，19-栅绝缘层，20-钝化层，21-冗余测试线。
具体实施方式
本实用新型实施例提供一种阵列基板和显示装置，既能确保正常形成测试线以及正常进行测试，提高良品率，又不影响阵列基板的整个工艺流程及现有的测试流程。
以下结合附图对本实用新型实施例进行详细描述。此处所描述的具体实施方式
仅仅用以解释本实用新型，并不用于限定本实用新型。实施例一如图2所示，本实用新型实施例提供一种阵列基板，包括:[0039]用于提供显示信号或控制信号的信号线10 ；以及与信号线相连，用于测试信号线是否布线不良的测试线11 ；还包括:设置在所述信号线上方的绝缘层17 ；测试线11设置在绝缘层17上，位于测试线11与信号线10之间的各层(18)上设置有过孔16，测试线11通过该过孔16与信号线10相连。本实施例中的绝缘层17特指为阵列基板上最上层的绝缘层，一般为硅氮化物膜层或硅氧化物膜层，或者二者的复合膜层，一般需要采用PECVD方法制成。若阵列基板上没有设置钝化层，则测试线11设置在栅绝缘层上；若阵列基板上设置钝化层，则测试线11优选地设置在钝化层(此时钝化层20作为绝缘层)之上。本实施例所述的信号线为栅线或者数据线，以下以栅线信号线为例进行具体说明，如图3所示，与栅线12相连的测试线11设置在钝化层20上，位于测试线11与信号线10之间的栅绝缘层19和钝化层20上均设置有过孔16，测试线11通过该过孔16与栅线12相连。制备本实施例所述阵列基板时，修改形成栅极时使用的掩膜板，在阵列基板的边缘位置不保留测试线，但保留测试端口 14，刻蚀后的栅金属层的图案如图4所示；然后沉积栅绝缘层薄膜，因修改掩膜板后栅金属层图案不存在测试线，故在沉积栅绝缘层工艺中，原本发生在栅线与测试线连接区域的电弧放电现象也不会发生；继续后继流程，与现有技术大致类似，只是在栅绝缘层19和钝化层20形成工艺中，在基板边缘每根栅线12以及测试端口 14对应位置处设置过孔，然后开始沉积透明导电(ITO)薄膜并刻蚀形成测试线11，该测试线11经过孔16 —端连接至各栅线，一端连接至栅线(Gate)侧测试端口 14，从而连通完成整个Gate侧测试线，如图5所示。为更清楚地显示测试线处的结构，图中测试线11的左边一端撕开以暴露设置在下方的过孔16。其中，在不同的器件结构或者器件不同位置处，绝缘层17可以是栅绝缘层19，也可以是钝化层20，或者栅绝缘层19与钝化层20构成的双层膜层。当然，进一步的，信号线10和测试线11之间也可能存在多层，并不限于图3所示的钝化层20和栅绝缘层19。信号线10和测试线11之间除绝缘层17外是否存在其它层(一般为非导电层，如果包含导电层，则该导电层需不影响信号线10和测试线11在过孔处的连接)，并不影响本实用新型的具体实施及实施效果，因此本实施例对此不作限定。进一步地，可看出，本实施例阵列基板还包括:测试端口 14，与信号线位于同一层。制备时信号线(如栅线)与测试端口 14(对于栅线，为gate侧的测试端口)同步形成。现有阵列基板测试一般采用分层测试，分别是Gate OS (Gate Open/ShortTester,断/短路测试机)测试栅极金属线(即栅线)，SD OS (SDOpen/Short Tester,断/短路测试机)测试数据层金属线(即数据线)，最后采用阵列测试(Array Tester)设备测试整个阵列基板中各个TFT (ThinFilm Transistor，薄膜晶体管)像素器件的电学性能，在阵列测试设备测试时，一般都会通过设置的测试端口 14中的各个端口向各测试线加载信号，如图1中所示。为了保证测试线的实际可用，我们保留了与阵列测试设备的探针相接触的测试端口 14，只是修改了容易出现电弧放电现象的测试线的位置，将测试线11设置在绝缘层上，从而在采用PECVD方法形成栅绝缘层时避免出现电弧放电现象，而形成测试线的后继流程不再需要采用PECVD方法，因此本实施所述阵列基板既能确保测试线的正常形成以及正常进行测试，提高良品率，又不影响阵列基板现有的整个工艺流程及现有的测试流程。另外，需注意，测试线一般位于基板边缘，不影响透过率，因此测试线的材质不限于上面所述的ΙΤ0，也可以为金属，具体实施中可出于节省工艺流程的目的进行灵活选择，与其它层(例如透明电极)一起形成。优选地，所述测试线的材质为透明导电材料。出于节省工艺流程的目的，设计时，可考虑将测试线与透明电极设置于同一层，其中，所述的透明电极为像素电极和公共电极中位于上方的那一个电极。例如，针对现有技术中TN模式常用的4Mask工艺，其主要工艺流程为:形成栅极及栅线一形成栅绝缘层&有源层一形成源、漏电极层一形成像素绝缘层(钝化层)一形成透明导电膜层(像素电极)。本实施例中的测试线对应4Mask工艺中的透明导电膜层(ΙΤ0层)，测试线与像素电极由透明导电膜层经同样的工序同步形成，无需对现有工艺流程做出太多修改。高级超维场转换技术(ADvancedSuper Dimension Switch, AD-SDS,简称ADS),其核心技术特性描述为:通过同一平面内狭缝电极边缘所产生的电场以及狭缝电极层与板状电极层间产生的电场形成多维电场，使液晶盒内狭缝电极间、电极正上方所有取向液晶分子都能够产生旋转，从而提高了液晶工作效率并增大了透光效率。高级超维场转换技术可以提高TFT-1XD产品的画面品质，具有高分辨率、高透过率、低功耗、宽视角、高开口率、低色差、无挤压水波纹(push Mura)等优点。针对现有技术中ADS模式常用的4+lMask工艺，主要工艺流程为:形成第一透明导电膜层(公共电极Com)—形成栅极及栅线一形成栅绝缘层一形成有源层一形成源、漏电极层一形成像素绝缘层(钝化层)一形成第二透明导电膜层(像素电极)。其中，测试线可以对应第一透明导电膜层，测试线与公共电极由第一透明导电膜层经由同样的工序同步形成；或者也可以，测试线对应第二透明导电膜层，测试线与像素电极由第二透明导电膜层经由同样的工序同步形成。另外，有些情况下，公共电极可位于像素电极的上方，如基于ADS模式提出的高开口率的HADS模式。针对现有技术中HADS模式常用的5Mask工艺，其主要工艺流程为:形成栅极及栅线一形成栅绝缘层&有源层一形成源、漏电极层一形成钝化层一形成第一透明导电膜层(像素电极)一形成第二钝化层(像素绝缘层)一形成第二透明导电膜层(公共电极)。这时，同样地，测试线可以对应第一透明导电膜层，测试线与像素电极由第一透明导电膜层经由同样的工序同步形成；或者也可以，测试线对应第二透明导电膜层，测试线与公共电极由第二透明导电膜层经由同样的工序同步形成，无需对现有工艺流程做出太多修改。但是，需注意:由于ITO的电阻要高于金属，故实际测试中由透明导电膜层形成的该测试线的线宽要大于原先的由金属形成的测试线的线宽，考虑到二者电阻率的差异，对测试线的线宽进行优化设计后，实际实施中完全可做到该测试线的电阻不因其制备材料而发生变化，在整个工艺过程中不影响相关的测试及生产工艺过程。因此，本实用新型中的阵列基板既能确保正常形成测试线以及正常进行测试，避免采用PECVD方法形成栅绝缘层时出现电弧放电现象，提高良品率，又不影响阵列基板的整个工艺流程及现有的测试流程。实施例二[0058]本实施例提供一种阵列基板，区别于实施例一中所述，如图6和图7所示，该阵列基板还包括:冗余测试线21，与信号线(对应图中的栅线12)位于同一层，冗余测试线21的线宽比信号线(对应图中的栅线12)的线宽小。本实施例所述方案没有取消现有的测试线，只是将其线宽变窄，作为冗余测试线21使用，这样栅线所在层，虽仍然存在栅线12与冗余测试线21的连接区，但因冗余测试线21的线宽变窄，降低了该位置的金属密度(这是PECVD方法沉积栅绝缘层过程中出现电弧放电的原因之一)，从而降低该位置在PECVD沉积栅绝缘层过程中发生电弧放电的机率。但是，仍然需要在信号线11上方的绝缘层(例如钝化层)上设置测试线11，测试线11通过过孔连接至信号线(如栅线12)，即形成测试线与冗余测试线21同时存在相互冗余的结构。其原因在于:一方面，现有工艺中布线宽度一般为4 5μπι，如果进一步减小线宽，容易出现布线不良，断点增多，因此仍然需要在绝缘层上设置测试线11保证其导通性；另一方面，该方案对现有设计改动较小，同时冗余测试线21 —般与信号线同步形成，为金属材质，因此冗余测试线21的存在同时也降低了整个测试线引线的电阻，减小了实施例一中对ITO测试线的线宽的要求，设计变更较小。本实施例所述的信号线为栅线或者数据线，以下以栅线信号线为例进行详细说明。如图6所示，经刻蚀后的栅金属层形成:栅线12，小线宽的冗余测试线21，以及测试端口 14。继续后继流程，与现有技术大致类似，只是在栅绝缘层19和钝化层20形成工艺后，通过在基板边缘每根栅线12以及测试端口 14对应位置处设置过孔，然后开始沉积ITO薄膜并刻蚀完成测试线11，该测试线11经过孔一端连接各栅线，一端连接测试端口 14，从而连通整个测试线，如图7所示。其中，为降低栅线与冗余测试线21连接位置的金属密度，避免该位置在PECVD沉积栅绝缘层过程中发生电弧放电，冗余测试线21的线宽要进一步缩小，具体缩小为多少应以该位置在PECVD沉积栅绝缘层过程中不发生电弧放电为准(该线宽可由本领域技术人员根据阵列基板的实际结构合理设置)。一种可选地实施方式中，冗余测试线21的线宽小于等于3微米。本实施例所述方案没有现有取消现有的测试线，只是将其线宽变窄，作为冗余测试线使用，降低了栅线与冗余测试线的连接区的金属密度，从而降低该位置在PECVD沉积栅绝缘层过程中发生电弧放电的机率，另外本实施例仍然在绝缘层上设置有测试线，测试线通过过孔连接至信号线，避免因冗余测试线宽减小导致的布线不良，降低整个测试线电阻。因此，本实用新型中的阵列基板既能确保正常形成测试线以及正常进行测试，提高良品率，又对现有设计变更较小，不影响阵列基板的整个工艺流程及现有的测试流程。实施例三本实用新型实施例还提供了一种显示装置，其包括上述任意一种阵列基板。所述显示装置可以为:液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。本实施例提供的显示装置，采用了本实用新型所述的阵列基板，因此能确保正常形成测试线以及正常进行测试，提高良品率，而且对现有设计变更较小，不影响阵列基板的整个工艺流程及现有的测试流程。本实用新型实施例叙述中虽以栅线信号线为例，但本领域技术人员应知:本实用新型所述方案同样适用于解决数据线与其测试线(测试线DO和测试线DE)连接区、公共电极线与其测试线(测试线COM)连接区，在后继流程出现电弧放电现象导致的测试异常问题。只不过实际生产过程中公共电极线与其测试线的连接区金属线密度小，几乎不发生电弧放电现象。对于数据线，具体实施时，同样可将测试线(测试线DO和测试线DE)设置在绝缘层上，通过过孔与数据线相连通即可。其中，一般不将测试线DO和测试线DE设置在同一层。另外，需注意，本实用新型实施例中所述的技术特征，在不冲突的情况下，可任意相互组合使用。以上所述，仅为本实用新型的具体实施方式
，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以权利要求的保护范围为准。
权利要求1.一种阵列基板，包括:用于提供显示信号或控制信号的信号线；以及与所述信号线相连，用于测试所述信号线是否布线不良的测试线；还包括:设置在所述信号线上方的绝缘层，其特征在于， 所述测试线设置在所述绝缘层上； 位于所述测试线与所述信号线之间的各层上设置有过孔，所述测试线通过该过孔与所述信号线相连。
2.根据权利要求1所述的阵列基板，其特征在于， 所述信号线为栅线或者数据线。
3.根据权利要求1或2所述的阵列基板，其特征在于， 所述测试线的材质为透明导电材料。
4.根据权利要求3所述的阵列基板，其特征在于，还包括: 所述测试线与透明电极位于同一层， 所述透明电极为像素电极或者公共电极。
5.根据权利要求1所述的阵列基板，其特征在于，还包括: 冗余测试线，与所述信号线位于同一层， 所述冗余测试线的线宽比所述信号线的线宽小。
6.根据权利要求5所述的阵列基板，其特征在于， 所述冗余测试线的线宽小于等于3微米。
7.根据权利要求5所述的阵列基板，其特征在于， 所述冗余测试线的材质为金属。
8.根据权利要求1-7任一项所述的阵列基板，其特征在于，还包括: 测试端口，与所述信号线位于同一层。
9.一种显示装置，其特征在于，包括:权利要求1-8任一项所述的阵列基板。
专利摘要本实用新型公开了一种阵列基板和设置有该阵列基板的显示装置，涉及显示领域，可减少信号线与测试线连接区域在后继生产流程中发生电弧放电的机率，确保测试线的正常形成以及测试的正常进行，从而提高良品率。本实用新型所述阵列基板，包括用于提供显示信号或控制信号的信号线；以及与所述信号线相连，用于测试所述信号线是否布线不良的测试线；还包括设置在信号线上方的绝缘层，所述测试线设置在所述绝缘层上；位于所述测试线与所述信号线之间的各层上设置有过孔，所述测试线通过该过孔与所述信号线相连。
文档编号G02F1/1368GK202917490SQ20122064748
公开日2013年5月1日 申请日期2012年11月29日 优先权日2012年11月29日
发明者张明, 苏盛宇, 郝昭慧, 尹雄宣 申请人:京东方科技集团股份有限公司, 北京京东方显示技术有限公司