显示基板及其制作方法、掩膜板、掩膜板组的制作方法
【专利摘要】本发明提供一种显示基板及其制作方法、掩膜板、掩膜板组，该显示基板包括多个子显示基板，每一个该子显示基板包括多个像素单元，每一个像素单元包括像素电极、公共电极及源漏极沟道，其中，从该显示基板的中心到该显示基板的边缘，该多个子显示基板按照像素电极与公共电极的重合面积从大到小排列和/或该多个子显示基板按照该子显示基板的源漏极沟道的宽长比从小到大排列。本发明能够减小不同位置的子显示基板之间的电学性差异，有效避免由镀膜制备工艺产生的显示基板边缘开态电流小，阈值电压大，关态电流大引起的位于边缘处的子显示基板的电学性不良。
【专利说明】显示基板及其制作方法、掩膜板、掩膜板组
【技术领域】
[0001]本发明涉及显示领域，尤其涉及一种显示基板及其制作方法、掩膜板、掩膜板组。【背景技术】
[0002]薄膜晶体管液晶显不器(ThinFilm Transistor-Liquid Crystal Display,简称TFT-LCD)是当前主流的平板显示器，其基本结构包括由两块基板对盒而成的液晶屏。通过基板上的像素电极和公共电极对两基板之间的液晶施加电场，以控制液晶转向从而形成所需的画面，并通过储存电容以便电压能保持到下一次再更新画面时。
[0003]在液晶屏的生产过程中，首先需要在具有固定尺寸的整块基板上通过构图工艺形成各种薄膜图形，包括像素电极的图形、源漏极的图形、绝缘层的图形等，从而形成大尺寸的显示基板，再对该显示基板进行切割以得到各种尺寸的子显示基板，从而形成所需尺寸的液晶屏。其中，显示基板的尺寸越大，切割得到的子显示基板的数量越多，利用率和效益就越高，液晶屏的制造成本越低。但现有的通过沉积技术(PECVD)制备得到的薄膜图形，在显示基板上存在边缘效应，即在显示基板中的绝缘层(SiNx膜)边缘薄中间厚，而半导体层(非掺杂a-Si膜)边缘厚中间薄，使得位于显示基板不同位置的子显示基板存在电学性差异，特别对于位于显示基板边缘处的子显示基板，增大了其上的薄膜晶体管的关态电流及阈值电压，并减小了其开态电流，从而引起位于显示基板边缘处的子显示基板的电学性不良。
【发明内容】
[0004](一 )要解决的技术问题
[0005]本发明要解决的技术问题是提供一种显示基板及其制作方法、掩膜板、掩膜板组，能够减小显示基板上不同位置的子显示基板之间的电学性差异。
[0006]( 二 )技术方案
[0007]为解决上述技术问题，本发明的技术方案提供了一种显示基板，包括多个子显示基板，每一个所述子显示基板包括多个像素单元，每一个像素单元包括像素电极、公共电极及源漏极沟道，其中，从所述显示基板的中心到所述显示基板的边缘，所述多个子显示基板按照像素电极与公共电极的重合面积从大到小排列和/或所述多个子显示基板按照所述子显示基板的源漏极沟道的宽长比从小到大排列。
[0008]进一步地，对于每一个所述子显示基板，其中的多个像素单元的结构相同。
[0009]进一步地，所述多个子显示基板呈矩阵排列。
[0010]为解决上述技术问题，本发明还提供一种掩膜板，用于制作上述的显示基板，其中，所述掩膜板用于制作像素电极，所述掩膜板包括多个掩膜单元，所述多个掩膜单元与所述显示基板上的多个子显示基板一一对应，从所述掩膜板的中心到所述掩膜板的边缘，所述多个掩膜单元按照形成像素电极的面积从大到小排列。
[0011 ] 进一步地，所述多个掩膜单元呈矩阵排列。[0012]为解决上述技术问题，本发明还提供一种掩膜板，用于制作上述的显示基板，其中，所述掩膜板用于制作公共电极，所述掩膜板包括多个掩膜单元，所述多个掩膜单元与所述显示基板上的多个子显示基板一一对应，从所述掩膜板的中心到所述掩膜板的边缘，所述多个掩膜单元按照形成公共电极的面积从大到小排列。
[0013]进一步地，所述多个掩膜单元呈矩阵排列。
[0014]为解决上述技术问题，本发明还提供一种掩膜板，用于制作上述的显示基板，其中，所述掩膜板用于制作源漏极沟道，所述掩膜板包括多个掩膜单元，所述多个掩膜单元与所述显示基板上的多个子显示基板一一对应，从所述掩膜板的中心到所述掩膜板的边缘，所述多个掩膜单元按照形成源漏极沟道的宽长比从小到大排列。
[0015]进一步地，所述多个掩膜单元呈矩阵排列。
[0016]为解决上述技术问题，本发明还提供一种掩膜板，包括上述制作像素电极的掩膜板、上述制作公共电极的掩膜板、上述制作源漏极沟道的掩膜板中的至少一种。
[0017]为解决上述技术问题，本发明还提供一种显示基板的制作方法，包括:在基板上形成多个子显示基板，每一个所述子显示基板包括多个像素单元，每一个像素单元包括像素电极、公共电极及源漏极沟道，从所述基板的中心到所述基板的边缘，所述多个子显示基板按照像素电极与公共电极的重合面积从大到小排列和/或所述多个子显示基板按照所述子显示基板的源漏极沟道的宽长比从小到大排列。
[0018](三)有益效果
[0019]本发明提供的显示基板，包括多个子显示基板，其中，从显示基板的中心到显示基板的边缘，该多个子显示基板按照像素电极与公共电极的重合面积从大到小排列和/或多个子显示基板按照所述子显示基板的源漏极沟道的宽长比从小到大排列，从而能够减小不同位置的子显示基板之间的电学性差异，有效避免由镀膜制备工艺产生的显示基板边缘开态电流小，阈值电压大，关态电流大引起位于边缘处的子显示基板的电学性不良。
【专利附图】
【附图说明】
[0020]图1是本发明实施方式提供的第一种显示基板的示意图；
[0021]图2是本发明实施方式提供的第一种像素单元结构的示意图；
[0022]图3是本发明实施方式提供的第二种像素单元结构的示意图；
[0023]图4是本发明实施方式提供的第三种像素单元结构的示意图；
[0024]图5是本发明实施方式提供的第四种像素单元结构的示意图；
[0025]图6是本发明实施方式提供的第二种显示基板的示意图；
[0026]图7是本发明实施方式提供的一种像素单元结构源漏极沟道的示意图；
[0027]图8是本发明实施方式提供的另一种像素单元结构源漏极沟道的示意图；
[0028]图9是本发明实施方式提供的第三种显示基板的示意图；
[0029]图10是本发明实施方式提供的第四种显示基板的示意图；
[0030]图11是本发明实施方式提供的第一种掩膜板的示意图；
[0031]图12是本发明实施方式提供的第一种掩膜板的示意图；
[0032]图13是本发明实施方式提供的第二种掩膜板的示意图。【具体实施方式】
[0033]下面结合附图和实施例，对本发明的【具体实施方式】作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
[0034]本发明实施方式提供了 一种显示基板，该显示基板包括多个子显示基板，每一个所述子显示基板包括多个像素单元，每一个像素单元包括像素电极、公共电极及源漏极沟道，其中，从所述显示基板的中心到所述显示基板的边缘，所述多个子显示基板按照像素电极与公共电极的重合面积从大到小排列和/或所述多个子显示基板按照所述子显示基板的源漏极沟道的宽长比从小到大排列。
[0035]参见图1，图1是本发明实施方式提供的一种显示基板的示意图，包括多个子显示单元，对于每一个子显示基板，其中的多个像素单元的结构相同，具体地，该显示基板包括多个子显示基板11和多个子显示基板12，其中，多个子显示基板11靠近显示基板中心分布，多个子显示基板12沿显示基板边缘分布，为了减小子显示基板11与子显示基板12之间的电学性差异，可以对子显示基板11和子显示基板12中的像素单元的像素电极与公共电极的重合面积进行不同的设置，参见图2及图3，图2为子显示基板11中的像素单元的结构图，图3为子显示基板12中的像素单元的结构图，其中，图2所示的像素单元的像素电极与公共电极的重合面积大于图3所示的像素单元的像素电极与公共电极的重合面积。
[0036]具体地，可以通过减小像素电极和/或公共电极的面积来实现两者重合面积的不同设置，参见图2及图3，其中，图2中公共电极122与图3中公共电极132的面积相同，但图2中像素电极121的面积大于图3中像素电极131的面积，从而实现图2所示的像素单元的像素电极与公共电极的重合面积大于图3所示的像素单元的像素电极与公共电极的重合面积。此外，子显示基板12的像素单元的结构还可以如图4所示，即子显示基板11采用如图2所示的像素单元结构，子显示基板12采用如图4所示的像素单元结构，其中，图2中像素电极121与图4中像素电极141的面积相同，而图2中公共电极122的面积大于图4中公共电极142的面积，从而实现图2所示的像素单元的像素电极与公共电极的重合面积大于图4所示的像素单元的像素电极与公共电极的重合面积。优选地，子显示基板12的像素单元的结构还可以如图5所示，即子显示基板11采用如图2所示的像素单元结构，子显示基板12采用如图5所示的像素单元结构，其中，图2中像素电极121大于图5中像素电极151的面积，且图2中公共电极122的面积大于图5中公共电极152的面积，从而实现图2所示的像素单元的像素电极与公共电极的重合面积大于图5所示的像素单元的像素电极与公共电极的重合面积。
[0037]参见图6，图6是本发明实施方式提供的一种显示基板的示意图，包括多个子显示基板21和多个子显示基板22，其中，多个子显示基板21靠近显示基板中心分布，多个子显示基板22沿显示基板边缘处分布，为了减小子显示基板21与子显示基板22之间的电学性差异，可以对子显示基板21和子显示基板22中的像素单元的源漏极沟道的宽长比(W/L)进行不同的设置，参见图7及图8，图7为子显示基板21中的像素单元的源漏极沟道的示意图，图8为子显示基板22中的像素单元的源漏极沟道的示意图，其中，图7所示像素单元的源漏极沟道的宽长比小于图8所示的像素单元的源漏极沟道的宽长比。
[0038]参见图9，图9是本发明实施方式提供的一种显示基板的示意图，包括多个子显示基板31和多个子显示基板32，其中，多个子显示基板31靠近显示基板中心分布，多个子显示基板32沿显示基板边缘处分布，为了减小子显示基板31与子显示基板32之间的电学性差异，子显示基板31中像素单元的像素电极与公共电极的重合面积大于子显示基板32中像素单元的像素电极与公共电极的重合面积，且子显示基板31中像素的源漏极沟道的宽长比小于子显示基板32中像素的源漏极沟道的宽长比。
[0039]本发明实施方式中，显示基板中子显示基板的种类可以为上述的两种，还可为三种、四种等等，参见图10，图10是本发明实施方式提供的一种显示基板的示意图，包括多个子显示基板41、多个子显示基板42以及多个子显示基板43，其中，子显示基板41、子显示基板42以及子显示基板43沿显示基板的中间至边缘依次分布，为减小子显示基板41、子显示基板42以及子显示基板43之间的电学性差异，子显示基板41、子显示基板42以及子显示基板43中像素单元的像素电极与公共电极的重合面积依次减小和/或源漏极沟道的宽长比依次增大。
[0040]本发明实施方式提供的显示基板，包括多个子显示基板，其中，从显示基板的中心到显示基板的边缘，该多个子显示基板按照像素电极与公共电极的重合面积从大到小排列和/或多个子显示基板按照所述子显示基板的源漏极沟道的宽长比从小到大排列，从而能够减小不同位置的子显示基板之间的电学性差异，有效避免由镀膜制备工艺产生的显示基板边缘开态电流小，阈值电压大，关态电流大引起位于边缘处的子显示基板的电学性不良。
[0041]此外，本发明实施方式还提供了一种掩膜板，用于上述显示基板的制作，具体地，该掩膜板用于制作像素电极，所述掩膜板包括多个掩膜单元，所述多个掩膜单元与所述显示基板上的多个子显示基板一一对应，从所述掩膜板的中心到所述掩膜板的边缘，所述多个掩膜单元按照形成像素电极的面积从大到小排列。其中，掩膜板上的多个掩膜单元可以呈矩阵排列，参见图11，图11是本发明实施方式提供的一种掩膜板的示意图，包括多个掩膜单元Ila和多个掩膜单元11b，多个掩膜单元Ila靠近掩膜板中心分布，多个掩膜单元Ilb沿掩膜板边缘处分布，其中，掩膜单元Ila用于形成像素电极的掩膜面积大于掩膜单元Ilb用于形成像素电极的掩膜面积。此外，该掩膜板中掩膜单元的种类可以为上述的两种，还可为三种、四种等等，只需使其掩膜面积沿掩膜板中心至边缘从大到小排列即可。在通过该掩膜制作上述显示基板的过程中，首先通过该掩膜板在基板上形成像素电极的图形，而后在该基板上形成公共电极(基板上形成的所有子显示基板的公共电极的面积可以相同)，从而使基板上子显示基板中像素单元的像素电极与公共电极的重合面积从基板中心至边缘依次减小。
[0042]本发明实施方式还提供了另一种掩膜板，用于上述显示基板的制作，具体地，该掩膜板用于制作公共电极，所述掩膜板包括多个掩膜单元，所述多个掩膜单元与所述显示基板上的多个子显示基板一一对应，从所述掩膜板的中心到所述掩膜板的边缘，所述多个掩膜单元按照形成公共电极的面积从大到小排列。其中，掩膜板上的多个掩膜单元可以呈矩阵排列，参见图12，图12是本发明实施方式提供的一种掩膜板的示意图，包括多个掩膜单元12a和多个掩膜单元12b，多个掩膜单元12a靠近掩膜板中心分布，多个掩膜单元12b沿掩膜板边缘处分布，其中，掩膜单元12a用于形成公共电极的掩膜面积大于掩膜单元12b用于形成公共电极的掩膜面积。此外，该掩膜板中掩膜单元的种类可以为上述的两种，还可为三种、四种等等，只需使其掩膜面积沿掩膜板中心至边缘从大到小排列即可。在通过该掩膜制作上述显示基板的过程中，首先在基板上形成像素电极的图形(基板上形成的所有子显示基板的像素电极的面积可以相同)，而后通过该掩膜板在该基板上形成公共电极，从而使基板上子显示基板中像素的像素电极与公共电极的重合面积从基板中心至边缘依次减小。
[0043]本发明实施方式还提供了 一种掩膜板，用于上述显示基板的制作，具体地，所述掩膜板用于制作源漏极沟道，所述掩膜板包括多个掩膜单元，所述多个掩膜单元与所述显示基板上的多个子显示基板一一对应，从所述掩膜板的中心到所述掩膜板的边缘，所述多个掩膜单元按照形成源漏极沟道的宽长比从小到大排列。其中，该多个掩膜单元可以呈矩阵排列，参见图13，图13是本发明实施方式提供的一种掩膜板的示意图，包括多个掩膜单元13a和多个掩膜单元13b，多个掩膜单元13a靠近掩膜板中心分布，多个掩膜单元13b沿掩膜板边缘处分布，其中，掩膜单元13a形成像素的源漏极沟道的宽长比小于掩膜单元13b形成像素的源漏极沟道的宽长比。此外，该掩膜板中掩膜单元的种类可以为上述的两种，还可为三种、四种等等，只需使其形成像素的源漏极沟道的宽长比沿掩膜板中心至边缘从小到大排列。
[0044]此外，本发明还提供了一种掩膜板组，包括上述制作像素电极的掩膜板、上述制作公共电极的掩膜板、上述制作源漏极沟道的掩膜板中的至少一种。
[0045]本发明实施方式提供的掩模板组，可以为薄膜晶体管阵列结构中像素电极、公共电极、源漏极中任一种或两种以上的掩模板，且每种掩模板图形都设置有两种或者两种以上的掩膜单元，且形成由中间到边缘渐变式掩模图形的设计，通过该掩膜板组制作得到的显示基板，从所述显示基板的中心到所述显示基板的边缘，其上的多个子显示基板能够按照像素电极与公共电极的重合面积从大到小排列和/或多个子显示基板能够按照子显示基板的源漏极沟道的宽长比从小到大排列，从而能够避免由镀膜制备工艺产生的显示基板边缘开态电流小，阈值电压大，关态电流大引起位于边缘的子显示基板的电学性不良。
[0046]此外，本发明还提供了一种上述显示基板的制作方法，包括:在基板上形成多个子显示基板，每一个所述子显示基板包括多个像素单元，每一个像素单元包括像素电极、公共电极及源漏极沟道，从所述基板的中心到所述基板的边缘，所述多个子显示基板按照像素电极与公共电极的重合面积从大到小排列和/或所述多个子显示基板按照所述子显示基板的源漏极沟道的宽长比从小到大排列。
[0047]以上实施方式仅用于说明本发明，而并非对本发明的限制，有关【技术领域】的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。
【权利要求】
1.一种显示基板，包括多个子显示基板，每一个所述子显示基板包括多个像素单元，每一个像素单元包括像素电极、公共电极及源漏极沟道，其特征在于，从所述显示基板的中心到所述显示基板的边缘，所述多个子显示基板按照像素电极与公共电极的重合面积从大到小排列， 和/或所述多个子显示基板按照所述子显示基板的源漏极沟道的宽长比从小到大排列。
2.根据权利要求1所述的显示基板，其特征在于，对于每一个所述子显示基板，其中的多个像素单元的结构相同。
3.根据权利要求1所述的显示基板，其特征在于，所述多个子显示基板呈矩阵排列。
4.一种掩膜板，用于制作权利要求1至3任一所述的显示基板，其特征在于，所述掩膜板用于制作像素电极，所述掩膜板包括多个掩膜单元，所述多个掩膜单元与所述显示基板上的多个子显示基板一一对应，从所述掩膜板的中心到所述掩膜板的边缘，所述多个掩膜单元按照形成像素电极的面积从大到小排列。
5.根据权利要求4所述的掩膜板，其特征在于，所述多个掩膜单元呈矩阵排列。
6.一种掩膜板，用于制作权利要求1至3任一所述的显示基板，其特征在于，所述掩膜板用于制作公共电极，所述掩膜板包括多个掩膜单元，所述多个掩膜单元与所述显示基板上的多个子显示基板一一对应，从所述掩膜板的中心到所述掩膜板的边缘，所述多个掩膜单元按照形成公共电极的面积从大到小排列。
7.根据权利要求6所述的掩膜板，其特征在于，所述多个掩膜单元呈矩阵排列。
8.一种掩膜板，用于制作权利要求1至3任一所述的显示基板，其特征在于，所述掩膜板用于制作源漏极沟道，所述掩膜板包括多个掩膜单元，所述多个掩膜单元与所述显示基板上的多个子显示基板一一对应，从所述掩膜板的中心到所述掩膜板的边缘，所述多个掩膜单元按照形成源漏极沟道的宽长比从小到大排列。
9.根据权利要求8所述的掩膜板，其特征在于，所述多个掩膜单元呈矩阵排列。
10.一种掩膜板组，其特征在于，包括如权利要求4所述的掩膜板、如权利要求6所述的掩膜板、如权利要求8所述的掩膜板中的至少一种。
11.一种显示基板的制作方法，其特征在于，包括: 在基板上形成多个子显示基板，每一个所述子显示基板包括多个像素单元，每一个像素单元包括像素电极、公共电极及源漏极沟道，从所述基板的中心到所述基板的边缘，所述多个子显示基板按照像素电极与公共电极的重合面积从大到小排列和/或所述多个子显示基板按照所述子显示基板的源漏极沟道的宽长比从小到大排列。
【文档编号】G02F1/1333GK103969875SQ201410184478
【公开日】2014年8月6日 申请日期:2014年5月4日 优先权日:2014年5月4日
【发明者】辛燕霞, 朴承翊, 石天雷 申请人:京东方科技集团股份有限公司, 成都京东方光电科技有限公司