专利名称：一种在半导体衬底中制备腔体的方法
技术领域：
属于集成电路制造技术领域，涉及在半导体衬底中制备腔体的方法。
背景技术：
在集成电路的制造中，通常需要在半导体衬底中(例如硅衬底中)形成腔体。这种带有腔体的半导体衬底进一步用来制备其它集成电路器件(例如，MEMS器件)。因此，腔体的制备成本和效率直接影响集成电路器件的制备成本和效率。
图I所示为现有技术提供的在半导体衬底中制备腔体的方法过程的结构变化示意图。如图I所示，以半导体衬底为单晶硅片为例，首先，在硅片A的衬底100上构图刻蚀形成空腔110，同时，在硅片B的衬底200上构图刻蚀形成空腔210，空腔210和空腔110可以同时刻蚀形成，并具有基本相同的形状。进一步，将硅片A和硅片B进行键合，在此步骤中，两个硅片中的任意一个翻转后，使两个空腔(110和210 )基本对准，然后，采用常规的键合工艺和键合设备，使两片硅片之间相互键合，硅衬底100和200合成一体，并在其中形成了密封的腔体310。进一步，由于两个硅片键合后，腔体310上方的衬底厚度是由硅片厚度决定，因此，通常是需要进行减薄，即由图I中所示的厚度D减为厚度d，这个过程通常是由化学机械研磨(CMP)的方法完成。但是，图I所示的制备方法至少具有以下缺点
第一，键合工艺成本高，并且，相对于常规CMOS集成电路生产线，键合工艺所使用的键合设备并不是所需的，因此，通常需要另外购买高价额的键合设备；
第二，减薄过程中，难以控制所减薄的衬底的厚度，也即难以控制腔体上方的衬底厚度(d);
第三，整体工艺过程复杂，耗时长，生产效率低。有鉴于此，有必要提出一种新型的腔体制备方法。
发明内容
本发明的目的在于，降低腔体的制备成本，提高其生产效率。为实现以上目的或者其它目的，本发明提供一种在半导体衬底中制备腔体的方法，其包括以下步骤
提供半导体衬底，在所述半导体衬底上各向异性构图刻蚀形成多个通孔或沟槽；对所述通孔进行各向同性刻蚀以使相邻通孔或相邻沟槽的底部之间相互连通形成腔体槽；以及
外延生长外延半导体衬底层以密封形成所述腔体。按照本发明提供的制备腔体的方法的一实施例，其中，所述多个通孔在所述半导体衬底中欲形成所述腔体的区域基本等间距地排列。较佳地，所述间距的范围基本为Ium至5um，并且，所述通孔的孔径范围基本为
O.8um 至 3um较佳地，所述通孔的孔深范围或者所述沟槽的深度范围基本可以为Ium至10um。较佳地，所述刻蚀为反应离子刻蚀。较佳地，所述腔体槽距离所述半导体衬底的上表面的距离基本为Ium至10um。按照本发明提供的制备腔体的方法又一实施例，所述外延半导体衬底层基本仅生长于所述半导体衬底的上表面之上。较佳地，所述外延生长的温度设置在1080°C至1200°C。较佳地，所述外延生长的生长气体为SiH2Cl2、SiHCl3或者SiCl4。在一具体实例中，所述半导体衬底为硅衬底。本发明的技术效果是，本发明利用各向同性刻蚀方法的特点，将各向异性刻蚀形 成的通孔或沟槽的底部连通形成腔体槽，并进一步外延生成形成半导体衬底中的腔体，因此，仅需一片半导体衬底，制备方法过程简单、成本低，并且生产效率高。同时，由于本发明所使用的刻蚀方法和外延生长方法是CMOS集成电路制备工艺的常用方法，因此不需要为腔体的制备购置新的工艺设备，也有利于降低成本。进一步，通过外延生长的方法，腔体之上的半导体衬底层的厚度易于控制。
从结合附图的以下详细说明中，将会使本发明的上述和其它目的及优点更加完全清楚，其中，相同或相似的要素采用相同的标号表示。图I是现有技术提供的在半导体衬底中制备腔体的方法过程的结构变化示意图。图2是按照本发明一实施例提供的制备腔体的方法流程示意图。图3至图6是对应于图2所示流程过程的结构变化示意图。图7是在制备腔体的又一方法实施例中各向异性刻蚀形成沟槽后的结构示意图。
具体实施例方式下面介绍的是本发明的多个可能实施例中的一些，旨在提供对本发明的基本了解。并不旨在确认本发明的关键或决定性的要素或限定所要保护的范围。容易理解，根据本发明的技术方案，在不变更本发明的实质精神下，本领域的一般技术人员可以提出可相互替换的其它实现方式。因此，以下具体实施方式
以及附图仅是对本发明的技术方案的示例性说明，而不应当视为本发明的全部或者视为对本发明技术方案的限定或限制。在附图中，为了清楚起见，夸大了层和区域的厚度，并且，由于刻蚀引起的圆润等形状特征未附图中示意出。图2所示为按照本发明一实施例提供的制备腔体的方法流程示意图。图3至图6所示为对应于图2所示流程过程的结构变化示意图。以下结合图2至图6对制备腔体的方法进行详细说明。首先，步骤S10，在硅衬底上各向异性构图刻蚀形成等间距排列的多个通孔。如图3所示，在该实施例中，半导体衬底为通常使用的硅衬底500(例如单晶硅片)。图3 (a)所示为形成通孔后的硅衬底俯视图，图3 (b)所示为形成通孔后的硅衬底截面图。多个通孔510形成于硅衬底500中，并位于硅衬底中欲形成腔体的区域(如图中虚线框所示)。通孔510之间可以基本等间距地排列，其相互之间的间距范围为Ium至5um (例如为2um),相应地,通孔510的孔径范围为O. 8um至3um (例如为Imm),—般地,孔径越大,通孔之间的间距也可以选择更大。通孔510的孔深h范围为Ium至IOum (例如为5um)。在该实施例中，欲形成腔体的区域(如图中虚线框所示)上，30个通孔510按两行15列排列，但是，需要说明的是，通孔510的数量、形状(例如圆形或者方形)及具体排列方式并不是限制性的，本领域技术人员可以根据欲形成的腔体的区域的形状大小、刻蚀的条件等等来选择。在该步骤中，通孔510是采用各向异性刻蚀方法形成的，优选地，采用反应离子刻蚀方法，其为干法刻蚀的一种，这样易于形成孔径较小的、垂直性好的、深宽比较大的通孔。具体地，在刻蚀过程中，可以采用SF6气体作为刻蚀气体，气体的流量范围为30sCCm至250sCCm，并可以先采用沉积薄层硅步骤和刻蚀硅步骤交替进行的反应离子刻蚀方法来刻蚀形成通孔510，也可以采用沉积薄层硅步骤和刻蚀硅步骤同时进行的方法刻蚀形成通孔510，这样可以保持良好的各向异性刻蚀的特点，通孔垂直性好。由于该刻蚀过程是各向异性的，因此，可以形成如图3 (b)所示的基本垂直于衬底表面的通孔。进一步，步骤S20，对各个通孔进行各向同性刻蚀以使相邻通孔的底部之间相互连通形成腔体槽。在该步骤中，利用了各向异性刻蚀保形性差的特点(这是通常刻蚀过程中尽量避免的)，来使相邻通孔的底部之间的硅在各向同性刻蚀的作用下基本被刻蚀掉，从而可以连通形成腔体槽。具体地，如图4所示，在该实施例中，优选地采用反应离子刻蚀的干法刻蚀方法，在继续对底部刻蚀时，控制反应离子刻蚀的工艺条件，使之变成各向同性刻蚀(其中以化学反应刻蚀为主、物理刻蚀速率相对较小)，因此，通孔510底部会以较快速率横向刻蚀，直至，通孔底部之间的硅衬底被刻蚀掉，从而形成如图5所示的各通孔之间在其底部相互连通形成的腔体槽610a。在该实施例中，可以在娃衬底500中基本形成为长方体形状的腔体槽610a，但是，腔体槽610a的具体形状以及尺寸也不是限制性的。其中，腔体槽610a距硅衬底500的上表面的距离hi的范围(也即图中剩余通孔部分510的深度)可以为Ium至IOum (例如，3um)，hi的具体大小由孔深h以及各向同性刻蚀的工艺条件等因素确定。进一步，步骤S30，外延生长硅层以密封形成腔体。如图6所不，通过外延生长娃层600,覆盖于娃衬底500之上，从而密封腔体槽610a (如图5所示)形成腔体610，腔体610可以理解为腔体槽610a和部分通孔的封闭空间。在该实施例中，夕卜延娃层600基本只生长于娃衬底500的上表面之上，也即，夕卜延生长时、基本不会在腔体610a中上生长外延层；因此,夕卜延娃层600的外延表面(也即外延娃层600的上表面)比较平坦，这样有利于在外延硅层600中进一步制作其它器件。通过控制外延生长的条件来达到以上所述的外延生成要求。在一优选实例中，选择SiH2Cl2、SiHCl3或者SICl4作为外延生长的反应气体，外延生长的温度设置在1080°C至1200°C，(例如1100°C)，可以选择外延生长的温度范围为1120°C至1150°C。因此，外延生成的外延硅层600的外延表面的平面度可以达到1000埃以内。另外，通过控制外延生长的速率以及外延生长的时间，可以精确地控制外延硅层600的厚度h2，这相比于图I所示的方法，更容易控制腔体之上的衬底的厚度。至此，在硅衬底中形成了如图6所述的腔体。需要说明的是，尽管以上实施例中以硅衬底为实例说明了在其中形成腔体的方法，本领域技术人员根据以上教导和启示，可以将以上方法过程的基本原理应用于其它半导体衬底中形成腔体，例如，多晶硅衬底、GaN半导体衬底等等。在制备腔体的又一方法实施例中，主要也是按照图I所示的方法流程中，主要差异在于通孔由沟槽替代。这是由于，在各向异性刻蚀阶段所构图形成的结构不是限制性的。在该实施例中，步骤SlO是在硅衬底上各向异性刻蚀形成等间距排列的多个沟槽。图7所示为各向异性刻蚀形成沟槽后的结构示意图。如图7所示，多个沟槽710之间在其宽度方形等间距地排列，其相互之间的间距范围为Ium至5um (例如为2um)，相应地，沟槽710的宽度范围为O. Sum至3um (例如为1mm)，一般地，宽度越大，沟槽之间的间距也可以选择更大。沟槽710的长度可以根据欲形成的腔体的形状来确定。沟槽710的深度h范围也可以为Ium至IOum(例如为5um)。沟槽710形成之后的步骤与图I所示实施例的其它步骤基本相同，例如，对各个沟槽进行各向同性刻蚀以使相邻通孔的底部之间相互连通形成腔体槽，因此，在此不再一一描述。以上例子主要说明了本发明的腔体制备方法。尽管只对其中一些本发明的实施方式进行了描述，但是本领域普通技术人员应当了解，本发明可以在不偏离其主旨与范围内 以许多其他的形式实施。因此，所展示的例子与实施方式被视为示意性的而非限制性的，在不脱离如所附各权利要求所定义的本发明精神及范围的情况下，本发明可能涵盖各种的修改与替换。
权利要求
1.一种在半导体衬底中制备腔体的方法，其特征在于，包括以下步骤 提供半导体衬底，在所述半导体衬底上各向异性构图刻蚀形成多个通孔或沟槽； 对所述通孔进行各向同性刻蚀以使相邻通孔或相邻沟槽的底部之间相互连通形成腔体槽；以及 外延生长外延半导体衬底层以密封形成所述腔体。
2.如权利要求I所述的方法，其特征在于，所述多个通孔或沟槽在所述半导体衬底中欲形成所述腔体的区域基本等间距地排列。
3.如权利要求2所述的方法，其特征在于，所述间距的范围基本为Ium至5um，并且，所述通孔的孔径范围或者所述沟槽的宽度范围基本为O. 8um至3um。
4.如权利要求I或2或3所述的方法,其特征在于，所述通孔的孔深范围或者所述沟槽的深度范围基本为Ium至10um。
5.如权利要求I所述的方法，其特征在于，所述刻蚀为反应离子刻蚀。
6.如权利要求I所述的方法，其特征在于，所述腔体槽距离所述半导体衬底的上表面的距离基本为Ium至10um。
7.如权利要求I所述的方法，其特征在于，所述外延半导体衬底层基本仅生长于所述半导体衬底的上表面之上。
8.如权利要求I所述的方法，其特征在于，所述外延生长的温度设置在1080°C至1200。。。
9.如权利要求I所述的方法，其特征在于，所述外延生长的生长气体为SiH2Cl2、SiHCl3或者SiH4 ο
10.如权利要求I所述的方法，其特征在于，所述半导体衬底为硅衬底。
全文摘要
本发明提供一种在半导体衬底中制备腔体的方法，属于集成电路制造技术领域。该方法包括步骤提供半导体衬底，在所述半导体衬底上各向异性刻蚀形成多个通孔或沟槽；对所述通孔进行各向同性刻蚀以使相邻通孔或相邻沟槽的底部之间相互连通形成腔体槽；以及外延生长外延半导体衬底层以密封形成所述腔体。该方法具有成本低、效率高、腔体之上的半导体衬底层的厚度易于控制的特点。
文档编号B81C1/00GK102815662SQ20111015175
公开日2012年12月12日 申请日期2011年6月8日 优先权日2011年6月8日
发明者张新伟, 夏长奉, 范成建, 肖建农, 苏巍 申请人:无锡华润上华半导体有限公司, 无锡华润上华科技有限公司