专利名称：一种集成电路可靠性测试电路与测试方法
技术领域：
本发明属于集成电路测试技术领域，具体涉及一种集成电路可靠性测试电路和方法，特别涉及集成电路中pMOSFETs在负偏压温度不稳定性(NBTI)应力下、nMOSFETs在正偏压温度不稳定性(PBTI)应力下、pMOSFETs和nMOSFETs分别在热载流子注入(HCI)应力下的退化测试。
背景技术：
互补型金属氧化物半导体场效应晶体管记为CMOSFETs ；由pMOSFET和nMOSFET构成的反相器(Inverter)是CMOS集成电路的基本器件单元，pMOSFET和nMOSFET的特性退化是限制集成电路寿命的基本原因之一，其退化原因有pMOSFET的负偏压温度不稳定性(NBTI)、 nMOSFET的正偏压温度不稳定性(PBTI)、pM0SFET的热空穴注入(HHI)和nMOSFET的热电子注入(HEI)，后两者统称为热载流子注入(HCI)。在电路正常工作状态，即动态(Dynamic)条件下，每个反向器的输入和输出分别随时间在高电平Vdd>0和低电平Vss=O之间变化。因此，在不同的时间，不同MOSFET所受到的应力状态是不同的。例如，当反相器的输入为Vdd、 输出为O时，pMOSFET不受NBTI应力，但nMOSFET受到PBTI应力。反之，当反相器的输入为O、输出为Vdd时，pMOSFET受到NBTI应力，但nMOSFET不受PBTI应力。在上述两种状态下，pMOSFET和nMOSFET都不受HCI应力。只有当反相器的输入和输出端处在Vdd和O之间的变化状态下，即只有当MOSFET的驱动电流不为O的情况下，器件才会受到HCI应力。因此，在集成电路正常工作状态下，CM0SFET电路的退化是pMOSFETs和nMOSFETs中的NBTI、 PBTI和HCI共同作用的结果。确定集成电路寿命的实验测试方法是应力加速测试。应力加速测试测量器件或电路在应力下的寿命，再利用应力加速模型，把器件或电路在应力下的寿命外推到实际工作条件下的寿命。大量研究表明，金属氧化物半导体场效应晶体管(CM0SFET)的NBTI、PBTI 和HCI具有不同的退化机理，由此对应不同的应力加速模型。因此，在预测或者确定集成电路的寿命时，必须把NBTI、PBTI和HCI的应力效应区分开来，即需要有一种能够分别测量或者能够区分NBTI、PBTI和HCI退化的方法，从而应用不同的应力加速模型，正确预测器件或者电路的寿命。MOSFET的BTI和HCI退化的主要表现形式是应力后器件驱动电流的减小，在电路中的表现形式是器件延迟的增加。因此，MOSFET的退化，在电路层次上可以通过测量环形振荡器(RO)在施加应力后其振荡频率(f)的退化而推出。其中最简单的一种测量电路是以单个RO为核心，通过控制(OE)端和电源端的电压变化，可以使RO分别处在静态应力、 动态应力或者正常工作状态[V. Reddy et al. , Impact of NBTI on Digital Circuit Reliability, IRPS, 2002, p. 248]。单RO构成的电路虽然结构简单，但频率变化的测量精度不高。提高测量精度的改进方法是在电路中使用两个RO，其中一个RO作为参考，不加应力，另一个RO施加应力，通过相位比较器测量两个RO的频率差(Λ f)，从而获得应力下RO 的退化特性[T. H. Kim, R. Persaud, and C. H. Kim, Silicon Odometer: An On-Chip Reliability Monitor for Measuring Frequency Degradation of Digital Circuits,IEEE JSSC vol. 43，p.874，2008]。在如上所述的测量方法中，当RO处在静态应力下，其中的CMOSFETs受到BTI应力。当RO处在动态应力下，其中的CMOSFETs不仅受到BTI应力，也受到HCI应力。因此，通过测量静态应力后RO的频率变化，可以得到CMOSFETs的BTI退化。通过测量动态应力后 RO的频率变化，可以得到CMOSFETs由BTI和HCI引起的总的退化。但已有的方法无法区分 CMOSFETs 中 pMOSFETs 的 NBTI 和 nMOSFETs 的 PBTI 退化，也无法区分 CMOSFETs 中 pMOSFETs 的 HHI 和 nMOSFETs 的 HEI 退化[J. Keane et al. , On-chip reliability monitors for measuring circuit degradation, Microelectronics Reliability, vol. 50, p.1039, 2010]。对于传统Si02或SiON栅介质器件，通常CMOSFETs的BTI退化主要来自pMOSFET 的NBTI，即pMOSFET的NBTI退化要比nMOSFET的PBTI严重的多。并且，随着传统CMOSFETs 工作电压的减小，HCI退化也逐渐减弱。但是，对于由高k栅介质构成的CMOSFETs，通常 nMOSFETs的PBTI与pMOSFETs的NBTI退化同样重要，前者不可忽略。并且，HCI退化也不可以忽略。由于nMOSFETs的PBTI退化和pMOSFETs的NBTI退化具有不同的机理和模型， 因此，在电路的退化测量中区分nMOSFET的PBTI退化和pMOSFET的NBTI退化对预测集成电路的工作寿命是需要的。类似地，对于由高k栅介质构成的CMOSFETs来说，在电路中独立地施加HCI应力，测量应力后HCI退化也是需要的。本发明涉及一种集成电路的可靠性测试电路和方法，测试电路的核心部分(核心电路)由包含附加开关和辅助晶体管的RO构成。通过控制端控制附加开关的开关状态以及辅助晶体管的导通或截止状态，可以分别使核心电路处于正常振荡状态，处于应力振荡状态(动态应力状态)，RO中所有反相器的pMOSFETs和nMOSFETs分别处在NBTI和PBTI应力状态，RO中所有反相器的pMOSFETs和nMOSFETs分别处在HHI和HEI应力状态。通过测量不同应力状态下RO的频率变化，可以分别获得pMOSFET的NBTI退化、nMOSFET的PBTI退化以及CM0SFET的HCI退化特性。
发明内容
本发明的目的在于提供一种集成电路可靠性的测试电路和方法，以便能够测量和区分电路中的pMOSFETs在NBTI应力下的退化，nMOSFET在PBTI应力下的退化，以及 pMOSFETs和nMOSFETs在HCI应力下的退化。本发明提供的集成电路可靠性测试电路，其核心部分(核心电路)包含一个环形振荡器RO，在RO的每两级反相器之间，接入一组辅助的pMOSFET和nMOSFET，其中辅助 pMOSFETs和nMOSFETs的源分别接RO的高电位Vdd和低电位Vss=OV,每组pMOSFET和 nMOSFET的漏连在一起，接到两级反相器之间的输入/输出连线上，所有辅助pMOSFETs的栅极连在一起，接到控制端Vp，所有辅助nMOSFETs的栅极连在一起，接到控制端Vn ;另外， 在RO的每两级反相器之间，在辅助的pMOSFET和nMOSFET之前，在输入/输出连线上插入一个开关晶体管，所有开关晶体管S的棚极连在一起，接到控制端VS ;开关晶体管均为1/0 器件，工作电压高于核心电路的工作电压。本发明提供的集成电路可靠性测试电路，还包括分频器、缓冲器；所述核心电路的输出端连接到分频器的输入端，分频器的输出接到缓冲器的输入端，缓冲器的输出端连到
6电路的一个外接测量端，测量端接测量仪器。设核心电路的正常振荡频率是f，测量仪器(如示波器或频谱分析仪)的动态范围为fd，则分频器的分频因子N>f/fd。分频器和缓冲器的高电位端连到电路的另一个高电源端Vddl，并与环振的高电源端Vdd隔离。整个电路共有7个外接接触盘(Pad)，其中，一个是核心电路使用的高电源端Vdd， 一个是分频器和缓冲器使用的高电源端Vddl，一个是电路的公共低电源端Vss=GND,还有三个是电路的控制端VS、Vp和Vn，最后一个是电路的输出端Fout。
图I是本发明可靠性测试电路的结构示意图。
图2是测试电路核心部分核心电路图。
图3是开关S的另一种替代电路图。
图4是分频器的电路结构示意图。
图5是缓冲器的电路结构示意图。
图6是本发明可靠性测试电路的设计版图。
图7是电路在作可靠性测试时与外围仪器的连接和配置图。
图8是核心电路正常振荡状态时的偏压配置示意图。
图9是对RO中的pMOSFETs施加NBTI应力时的偏压配置示意图。
图10是对RO中的nMOSFETs施加PBTI应力时的偏压配置示意图。
图11是对RO中的pMOSFETs施加HCI应力时的偏压配置示意图。
图12是对RO中的nMOSFETs施加HCI应力时的偏压配置示意图。
图13是对RO中的CMOSFETs施加动态应力时的偏压配置示意图。
具体实施方式
本发明电路和方法用于集成电路可靠性的测试，特别是针对集成电路中pMOSFET
的NBTI退化测试、nMOSFETs中PBTI退化测试、以及pMOSFETs和nMOSFETs的HCI退化测试。整个电路如图I所示，共有7个外部电接触盘(Pad)，分别为核心电路的高电源端Vdd， 分频器和缓冲器的高电源端Vddl，核心电路、分频器和缓冲器的公共低电源端Vss，三个控制端VS、Vp和Vn，电路的输出端Fout。图2是由环振R0、开关S以及辅助nMOSFETs和pMOSFETs组成的核心电路。核心电路包含一个环形振荡器RO (1)，在RO的每两级反相器之间，接入一组辅助的pMOSFET (11) 和nMOSFET (12)，其中辅助pMOSFETs和nMOSFETs的源分别接RO的高电位Vdd (21)和低电位Vss=OV (22)，每组pMOSFET和nMOSFET的漏连在一起，接到两级反相器之间的输入/ 输出连线上，所有辅助pMOSFETs的栅极连在一起，接到控制端Vp (31)，所有辅助nMOSFETs 的栅极连在一起，接到控制端Vn (32);另外，在RO的每两级反相器之间，在辅助的pMOSFET 和nMOSFET之前，在输入/输出连线上插入一个开关晶体管(13)，所有开关晶体管S的栅极连在一起，接到控制端VS (33);开关晶体管均为1/0器件，工作电压高于核心电路的工作电压。本发明集成电路可靠性测试电路还包含一个分频电路(4)和缓冲电路(5)，可以从缓冲电路的输出端(51)测量和计算RO在正常振荡状态下的振荡频率f。
图3是开关S的另一种替代电路。图4是分频器的一种电路图。图5是缓冲器的一种电路图。图6是发明电路的一种设计版图。测量时电路的外围仪器配置连接如图7所示。其中Vdd、VddU VS、Vp、Vn分别接 5个电压源，例如半导体参数分析仪中的SMU或电压源。Vddl始终接集成电路的工作电压， Vss接地。Fout接示波器或频谱分析仪。图8是核心电路处于正常振荡状态下的偏压配置，用于环振振荡频率的测量在 Vdd、Vp上加集成电路的工作电压，Vn接地，VS > Vdd+Vthn。在这种状态下，核心电路图2 中的开关晶体管S是导通的，辅助晶体管pMOSFETs和nMOSFETs是截止的，因此核心电路处于正常振荡状态，由示波器可以测量经过分频后的振荡信号Fout，从中可以读出输出频率 fout,由此获得核心电路的正常振荡频率f=N*fout，其中N是分频器的分频系数。图9是环振电路中pMOSFETs处于NBTI应力下的偏压配置在Vdd、Vp和Vn上加Vstress，VS接地。在这种配置下，核心电路图2中的开关晶体管S截止，辅助晶体管 pMOSFETs处于截止状态，nMOSFETs处于导通状态。因此，RO中每级反相器的输入处于低电位0，反相器的输出处于高电位Vstress，即RO中的pMOSFETs都处于NBTI应力状态，而RO 中的nMOSFETs都不受应力。图10是环振电路中nMOSFETs处于PBTI应力下的偏压配置在Vdd上加Vstress， Vp、Vn和VS接地。在这种配置下，核心电路图2中的开关晶体管S截止，辅助晶体管 pMOSFETs处于导通状态，nMOSFETs处于截止状态。因此，RO中每级反相器的输入处于高电位Vstress,反相器的输出处于低电位0，即RO中的nMOSFETs都处于PBTI应力状态，而RO 中的pMOSFETs都不受应力。图11是环振电路中pMOSFETs处于HCI应力下的偏压配置在VdcUVp和Vn上加 Vstress, VS加电压> Vstress+Vthn。在这种配置下，核心电路图2中的开关晶体管S导通，辅助晶体管pMOSFETs处于截止状态，nMOSFETs处于导通状态。因此，RO中每级反相器的输入和输出都处于O和Vthn之间的电位，即RO中的pMOSFETs都处于HCI应力状态，而 RO中的nMOSFETs都不受应力。图12是环振电路中nMOSFETs处于HCI应力下的偏压配置在Vdd上加Vstress， VS加电压> Vstress+Vthn，Vp和Vn接地。在这种配置下，核心电路图2中的开关晶体管S 导通，辅助晶体管pMOSFETs处于导通状态，nMOSFETs处于截止状态。因此，RO中每级反相器的输入和输出都处于(Vstress+Vthp)和Vstress之间的电位，即RO中的nMOSFETs都处于HCI应力状态，而RO中的pMOSFETs都不受应力。图13是核心电路处于应力振荡状态或动态应力下的偏压配置在Vdd、Vp上加 Vstress, Vn接地,VS > Vstress+Vthn。在这种状态下,核心电路图2中的开关晶体管S是导通的，辅助晶体管pMOSFETs和nMOSFETs是截止的，因此核心电路处于应力振荡状态，即动态应力状态。
利用本发明电路测量环振中pMOSFETs的NBTI应力退化步骤如下
(I)如图7和图8所示，测量未加应力的新电路(Fresh电路)的输出频率fout，由输出频率fout和分频器的分频系数N计算核心电路的正常振荡频率fO。(2)如图9所示，在电路上施加pMOSFETs的NBTI应力。(3)应力时间tstressl后，电路配置返回图8所示的正常振荡状态，测量环振的振荡频率 fI (NBTI, tstressl)。(4)重复步骤(2)和(3),测量环振在NBTI应力下时间分别为tstress2、tstress3 等的振荡频率 f2 (NBTI, tstress2)>f3 (NBTI, tstress3)等。(5)计算环振在 NBTI 应力下的频率变化 Λ Π (NBTI)=H (NBTI, tstressl)-fO, Af2 (NBTI) =f2 (NBTI, tstress2) -fO, Δ f3 (NBTI) =f3 (NBTI，tstress3)-fO 等。利用本发明电路测量环振中nMOSFETs的PBTI应力退化步骤如下
(I)如图7和图8所示，测量未加应力的新电路(Fresh电路)的输出频率，由输出频率和分频器的分频系数计算新电路中环振的振荡频率fO。(2)如图10所示，在电路上施加nMOSFETs的PBTI应力。(3)应力时间tstressl后，电路配置返回图8所示的正常振荡状态，测量环振的振荡频率 fI (PBTI, tstressl)。(4)重复步骤(2)和(3),测量环振在PBTI应力下时间分别为tstress2、tstress3 等的振荡频率 f2 (PBTI, tstress2)>f3 (PBTI, tstress3)等。(5)计算环振在 PBTI 应力下的频率变化 Λ Π (PBTI)=H (PBTI, tstressl)-fO, Af2 (PBTI) =f2 (PBTI, tstress2) -fO, Δ f3 (PBTI) =f3 (PBTI，tstress3)-fO 等。利用本发明电路测量环振中pMOSFETs的HCI (HHI)应力退化步骤如下
(I)如图7和图8所示，测量未加应力的新电路(Fresh电路)的输出频率，由输出频率和分频器的分频系数计算新电路中环振的振荡频率fO。(2 )如图11所示，在电路上施加pMOSFETs的HCI应力。(3)应力时间tstressl后，电路配置返回图8所示的正常振荡状态，测量环振的振荡频率 fI (HHI, tstressl)。(4)重复步骤(2)和(3),测量环振在HHI应力下时间分别为tstress2、tstress3 等的振荡频率 f2 (HHI, tstress2)>f3 (HHI, tstress3)等。(5)计算环振在 HHI 应力下的频率变化 Afl (HHI)=fl (HHI, tstressl)-f0, Δ f2 (HHI) =f2 (HHI, tstress2) -fO, Δ f3 (HHI) =f3 (HHI，tstress3)-fO 等。利用本发明电路测量环振中nMOSFETs的HCI (HEI)应力退化步骤如下
(I)如图7和图8所示，测量未加应力的新电路(Fresh电路)的输出频率，由输出频率和分频器的分频系数计算新电路中环振的振荡频率fO。(2)如图12所示，在电路上施加nMOSFETs的HCI应力。(3)应力时间tstressl后，电路配置返回图8所示的正常振荡状态，测量环振的振荡频率 fI (HEI, tstressl)。(4)重复步骤(2)和(3),测量环振在HEI应力下时间分别为tstress2、tstress3 等的振荡频率 f2 (HEI, tstress2)>f3 (HEI, tstress3)等。(5)计算环振在 HEI 应力下的频率变化 Δ fI (HEI)=fl (HEI, tstressl)-f0, Δ f2 (HEI) =f2 (HEI, tstress2) -fO, Δ f3 (HEI) =f3 (HEI，tstress3)-fO 等。利用本发明电路测量环振中CMOSFETs的动态应力退化步骤如下
(I)如图7和图8所示，测量未加应力的新电路(Fresh电路)的输出频率，由输出频率和分频器的分频系数计算新电路中环振的振荡频率fO。(2)如图13所示，在电路上施加CMOSFETs的动态应力。
(3)应力时间tstressl后，电路配置返回图8所示的正常振荡状态，测量环振的振荡频率 fI (Dynamic, tstressl)。(4)重复步骤(2)和(3)，测量环振在动态应力下时间分别为tstress2、tstress3 等的振荡频率 f2 (Dynamic，tstress2)、f3 (Dynamic，tstress3)等。(5)计算环振在动态应力下的频率变化Afl (Dynamic) =fI (Dynamic, tstressl )-f0，Δ f2 (Dynamic)=f2 (Dynamic, tstress2)-f0，Δ f3 (Dynamic)=f3 (Dynamic, tstress3) -fO 等。
权利要求
1.一种集成电路可靠性测试电路，其特征在于其核心电路包含一个环形振荡器RO(1)，在RO的每两级反相器之间，接入一组辅助的pMOSFET (11)和nMOSFET (12)，其中辅助pMOSFETs和nMOSFETs的源分别接RO的高电位Vdd (21)和低电位Vss=OV (22)，每组 pMOSFET和nMOSFET的漏连在一起，接到两级反相器之间的输入/输出连线上，所有辅助 pMOSFETs的栅极连在一起，接到控制端Vp (31)，所有辅助nMOSFETs的栅极连在一起，接到控制端Vn (32);另外，在RO的每两级反相器之间，在辅助的pMOSFET和nMOSFET之前，在输入/输出连线上插入一个开关晶体管(13)，所有开关晶体管S的栅极连在一起，接到控制端VS (33);开关晶体管均为1/0器件，具有较厚的栅介质，工作电压比核心电路的工作电压高，以避免高电平传输时的阈值损失。
2.根据权利要求I所述的集成电路可靠性测试电路，其特征在于还包括分频器、缓冲器；所述核心电路的输出端连接到分频器的输入端，分频器的输出接到缓冲器的输入端，缓冲器的输出端连到电路的一个外接测量端，测量端接测量仪器；设核心电路的正常振荡频率是f，测量仪器的动态范围为fd，则分频器的分频因子N>f/fd ;分频器和缓冲器的高电位端连到电路的另一个高电源端Vddl，并与环形振荡器RO的高电源端Vdd隔离。
3.根据权利要求I所述的集成电路可靠性测试电路，其特征在于所述的核心电路中， 当控制端VS > Vdd+Vthn，Vthn为阈值电压，Vp=Vdd, Vn=Vss时，所有开关晶体管导通， 所有P和η辅助晶体管处于截止状态；如果Vdd=VddO为集成电路的工作电压，则RO处于正常振荡状态。
4.根据权利要求I所述的集成电路可靠性测试电路，其特征在于所述的核心电路中， 当控制端VS=Vss, Vp=Vdd, Vn=Vdd时，所有开关晶体管截止，RO中所有反相器的pMOSFETs 的栅、源和漏极分别处于Vss、Vdd和Vdd，相应nMOSFETs的栅和源都处于Vss ；如果 Vdd=Vstress > VddO为应力电压，则RO中所有反相器的pMOSFETs处于负偏压温度不稳定性的应力状态，相应的nMOSFETs处于非应力状态。
5.根据权利要求I所述的集成电路可靠性测试电路，其特征在于所述的核心电路中， 当控制端VS=Vss, Vp=Vss, Vn=Vss时，所有开关晶体管截止，RO中所有反相器的pMOSFETs 的栅和源都处于Vdd，相应nMOSFETs的栅、源和漏极分别处于Vdd、Vss和Vss ；如果 Vdd=Vstress > VddO为应力电压，则RO中所有反相器的nMOSFETs处于正偏压温度不稳定性(PBTI)的应力状态，而相应的pMOSFETs处于非应力状态。
6.根据权利要求I所述的集成电路可靠性测试电路，其特征在于所述的核心电路中， 当控制端VS > Vdd+Vthn, Vp=Vdd, Vn=Vdd时，所有开关晶体管导通，RO中所有反相器的 pMOSFETs处于导通状态，且栅和漏处于相同的电位，相应nMOSFETs处于截止状态；如果 Vdd=Vstress > VddO为应力电压，则RO中所有反相器的pMOSFETs处于热载流子注入的应力状态，而相应的nMOSFETs处于非应力状态。
7.根据权利要求I所述的集成电路可靠性测试电路，其特征在于所述的核心电路中， 当控制端VS > Vdd+Vthn, Vp=Vss, Vn=Vss时，所有开关晶体管导通，RO中所有反相器 pMOSFETs处于截止状态，相应nMOSFETs处于导通状态，且栅和漏处于相同的电位；如果 Vdd=Vstress > VddO为应力电压，则RO中所有反相器的nMOSFETs处于热载流子注入的应力状态，相应的pMOSFETs处于非应力状态。
8.根据权利要求I所述的集成电路可靠性测试电路，其特征在于所述的核心电路中，当控制端VS > Vdd+Vthn, Vp=Vdd, Vn=Vss时，所有开关晶体管导通,所有P和η辅助晶体管处于截止状态；如果Vdd=Vstress > VddO为应力电压，则RO处于应力振荡状态，RO中的CMOSFETs处于动态应力状态。
9.一种基于权利要求1-8之一所述集成电路可靠性测试电路的测试方法，其特征在于(一)测量环振中pMOSFETs的NBTI应力退化步骤如下(1)测量未加应力的新电路的输出频率fout，由输出频率fout和分频器的分频系数N 计算核心电路的正常振荡频率fO ；(2)在电路上施加pMOSFETs的NBTI应力；(3)应力时间tstressl后，电路配置返回正常振荡状态，测量环振的振荡频率fl (NBTI,tstressl)；(4)重复步骤(2)和(3),测量环振在NBTI应力下时间分别为tstress2、tstress3的振荡频率 f2 (NBTI，tstress2)、f3 (NBTI, tstress3)；(5)计算环振在NBTI 应力下的频率变化 Afl (NBTI)=fl (NBTI, tstressl)-f0, Δ f2 (NBTI) =f2 (NBTI, tstress2) -f0, Δ f3 (NBTI) =f3 (NBTI, tstress3) -f0 ；(二)测量环振中nMOSFETs的PBTI应力退化步骤如下(1)测量未加应力的新电路的输出频率，由输出频率和分频器的分频系数计算新电路中环振的振荡频率f0 ；(2)在电路上施加nMOSFETs的PBTI应力；(3)应力时间tstressl后，电路配置返回正常振荡状态，测量环振的振荡频率fl (PBTI,tstressl)；(4)重复步骤(2)和(3),测量环振在PBTI应力下时间分别为tstress2、tstress3的振荡频率 f2 (PBTI, tstress2)> f3 (PBTI, tstress3)；(5)计算环振在PBTI 应力下的频率变化 Afl (PBTI)=fl (PBTI, tstressl)-f0, Δ f2 (PBTI) =f2 (PBTI, tstress2) -f0, Δ f3 (PBTI) =f3 (PBTI, tstress3) -f0 ；(三)测量环振中pMOSFETs的HCI(HHI)应力退化步骤如下(1)测量未加应力的新电路的输出频率，由输出频率和分频器的分频系数计算新电路中环振的振荡频率f0 ；(2)在电路上施加pMOSFETs的HCI(HHI)应力；(3)应力时间tstressl后，电路配置返回正常振荡状态，测量环振的振荡频率fl(HHI, tstressl)；(4)重复步骤(2)和(3)，测量环振在HHI应力下时间分别为tstress2、tstress3的振荡频率 f2 (HHI, tstress2)> f3 (HHI, tstress3)；(5)计算环振在HHI应力下的频率变化Afl(HHI) =f I (HHI, tstressl) -f0, Δ f 2 (HHI) =f2 (HHI, tstress2) -f0, Δ f3 (HHI) =f3 (HHI, tstress3) -f0 ；(四)测量环振中nMOSFETs的HCI(HEI)应力退化步骤如下(1)测量未加应力的新电路的输出频率，由输出频率和分频器的分频系数计算新电路中环振的振荡频率f0 ；(2)在电路上施加nMOSFETs的HCI(HEI)应力；(3)应力时间tstressl后，电路配置返回正常振荡状态，测量环振的振荡频率fl(HEI， tstressl)；(4)重复步骤(2)和(3)，测量环振在HEI应力下时间分别为tstress2、tstress3的振荡频率 f2 (HEI，tstress2)、f3 (HEI, tstress3)；(5)计算环振在HEI应力下的频率变化Afl(HEI)=fl (HEI，tstressl)-f0，Δ f2 (HEI) =f2 (HEI，tstress2)-f0，Δ f3 (HEI) =f3 (HEI, tstress3) -f0 ；(五)测量环振中CMOSFETs的动态应力退化步骤如下(1)测量未加应力的新电路的输出频率，由输出频率和分频器的分频系数计算新电路中环振的振荡频率f0 ；(2)在电路上施加CMOSFETs的动态应力；(3)应力时间tstressl后，电路配置返回正常振荡状态，测量环振的振荡频率fI (Dynamic, tstressl)；(4)重复步骤(2)和(3)，测量环振在动态应力下时间分别为tstresddstresd的振荡频率 f2 (Dynamic，tstress2)、f3 (Dynamic, tstress3)；(5)计算环振在动态应力下的频率变化Δfl (Dynamic)=fI (Dynamic，tstressl)-f0， Δ f2 (Dynamic)=f2 (Dynamic, tstress2)-f0, Δ f3 (Dynamic)=f3 (Dynamic, tstress3)-f0o
全文摘要
本发明属于集成电路测试技术领域，具体涉及一种集成电路可靠性测试电路和方法。测试电路的核心电路，是在RO的每两级反相器之间，在高电位Vdd和低电位Vss之间接入辅助的pMOSFETs和nMOSFETs，在输入输出连线上插入开关晶体管。通过控制辅助晶体管和开关晶体管的栅极电压，可在核心电路上实现RO的正常振荡，在RO的CMOSFETs上施加动态应力，并在RO的pMOSFETs或nMOSFETs上分别施加NBTI、PBTI以及HCI应力。本测试电路的功能包括RO中的pMOSFETs在NBTI应力下的退化测量，nMOSFETs在PBTI应力下的退化测量，pMOSFETs在HCI应力下的退化测量，nMOSFET在HCI应力下的退化测量，并可与CMOSFETs在动态应力下的退化测量比较。
文档编号G01R31/3181GK102590735SQ20121003510
公开日2012年7月18日 申请日期2012年2月16日 优先权日2012年2月16日
发明者彭嘉, 李名复, 黄大鸣 申请人:复旦大学