专利名称：电压发生电路和半导体集成电路器件的制作方法
技术领域：
本发明涉及到电压发生电路和半导体集成电路器件，更确切地说是涉及到利用硅带隙的能够应用于参考电压发生电路的技术以及其中组合有参考电压发生电路的半导体集成电路器件。
背景技术：
在Journal of Solid-State Circuit，vol.SC-8，No.6，1973，pp.222-226中，描述了一种参考电压发生电路的例子，此参考电压发生电路包括基于PNP双极晶体管的带隙的参考电压发生部分。而且，在USP3887863和Journal of Solid-State Circuit，vol.SC-9，No.12，1974，pp.388-393中，描述了一种参考电压发生电路的例子，此参考电压发生电路包括基于NPN双极晶体管的带隙的参考电压发生部分。
Journal of Solid-State Circuit，vol.SC-8，No.6，1973，pp.222-226[非专利文献2]Journal of Solid-State Circuit，vol.SC-9，No.12，1974，pp.388-393[专利文献1]USP 388786
发明内容在上述非专利文献1所述的电路中，电路受到执行放大操作和反馈操作的运算放大器的偏移不规则性的很大影响，因此，此电路需要修整电路来修正偏移不规则性。特别是当电路被安装在半导体集成电路器件上时，更难以确保易于使用的性质。而且，在非专利文献2所述的电路中，用双极晶体管的工艺来制作用于电路的各个晶体管，且使用正极性和负极性的二个电源来工作，因此，电路不适合于安装在用CMOS工艺制作的半导体集成电路上。
因此，本发明的目的是提供一种适合于CMOS工艺的电压发生电路以及一种其上安装电压发生电路的半导体集成电路。从本说明书和附图中，本发明的上述和其它目的和新颖特点将变得显而易见。
本说明书公开的典型发明的概述如下。亦即，电压发生电路包括第一晶体管和第二晶体管，第一晶体管允许第一电流在其发射极中流动，第二晶体管允许电流密度大于第一晶体管的第一电流的第二电流在其发射极中流动，允许第一晶体管和第二晶体管各个基极和发射极之间的电压差在第一电阻中流动以形成恒流，第二电阻被提供到电路的地电位侧与第一电阻串联，第三电阻和第四电阻被提供在第一晶体管和第二晶体管的集电极与电源电压之间，第一和第二晶体管的集电极电压都被馈送到具有CMOS构造的差分放大电路，以便形成输出电压，且此输出电压被馈送到第一晶体管和第二晶体管的共通基极。
图1电路图示出了根据本发明的参考电压发生电路的一个实施方案。
图2是特性曲线图，用来解释根据本发明的参考电压发生电路的偏移输入与偏移输出之间的关系。
图3是一种布局以及布局中的元件结构的解释图，示出了npn型双极晶体管以及n沟道MOSFET和p沟道MOSFET的一个实施方案，这些npn型双极晶体管以及n沟道MOSFET和p沟道MOSFET构成了用于根据本发明的参考电压发生电路中的差分放大电路。
图4是一种布局以及布局中的元件结构的解释图，示出了npn型双极晶体管以及n沟道MOSFET和p沟道MOSFET的另一实施方案，这些npn型双极晶体管以及n沟道MOSFET和p沟道MOSFET构成了用于根据本发明的参考电压发生电路中的差分放大电路。
图5是一种布局以及布局中的元件结构的解释图，示出了npn型双极晶体管以及n沟道MOSFET和p沟道MOSFET的另一实施方案，这些npn型双极晶体管以及n沟道MOSFET和p沟道MOSFET构成了用于根据本发明的参考电压发生电路中的差分放大电路。
图6是布局图，示出了用于根据本发明的参考电压发生电路中的npn型双极晶体管的另一实施方案。
图7是布局图，示出了用于根据本发明的参考电压发生电路中的npn型双极晶体管的另一实施方案。
图8是布局图，示出了用于根据本发明的参考电压发生电路中的npn型双极晶体管Q1和Q2的一个实施方案。
图9是布局图，示出了用于根据本发明的参考电压发生电路中的npn型双极晶体管Q1和Q2的另一实施方案。
图10是布局图，示出了用于根据本发明的参考电压发生电路中的npn型双极晶体管Q1和Q2的另一实施方案。
图11是布局图，示出了用于根据本发明的参考电压发生电路中的npn型双极晶体管Q1和Q2的另一实施方案。
图12是电路图，示出了用于根据本发明的参考电压发生电路中的CMOS差分放大电路的一个实施方案。
图13是电路图，示出了用于根据本发明的参考电压发生电路中的CMOS差分放大电路的另一实施方案。
图14是电路图，示出了根据本发明的参考电压发生电路的一个实施方案。
图15是电路图，示出了根据本发明的参考电压发生电路的一个实施方案。
图16是电路图，示出了采用根据本发明的参考电压发生电路的电源电路一个实施方案。
图17是电路图，示出了根据本发明的参考电压发生电路的另一实施方案。
图18是总方框图，示出了根据本发明的半导体集成电路器件的一个实施方案。
图19是总方框图，示出了根据本发明的半导体集成电路器件的另一实施方案。
图20是方框图，用来解释根据本发明的参考电压发生电路的一个应用例子。
图21是方框图，用来解释根据本发明的参考电压发生电路的另一应用例子。
图22是元件结构图，示出了安装在根据本发明的半导体集成电路器件中的电阻元件的一个实施方案。
图23是元件结构图，示出了安装在根据本发明的半导体集成电路器件中的电容元件的一个实施方案。
图24是电路图，示出了常规参考电压发生电路的一个例子。
具体实施例方式
结合本发明的附图来更详细地解释本发明。
图1电路图示出了根据本发明的参考电压发生电路的一个实施方案。利用已知的CMOS集成电路制造技术，图中所示各个电路元件与其它未示出的电路元件一起，被形成在由单晶硅之类组成的一个半导体衬底上。
本实施方案的参考电压发生电路由带隙发生部分和放大/反馈部分构成。带隙发生部分由一对npn型双极晶体管Q1和Q2以及电阻R1-R4构成。关于上述晶体管Q1和Q2，晶体管Q2的尺寸被设定为晶体管Q1的n倍。亦即，在本实施方案中，借助于使上述晶体管Q2具有更大的尺寸，当使相同的电流在晶体管Q2和Q1中流动时，晶体管Q1的发射极电流密度就被设定为晶体管Q2发射极电流密度的n倍。
对应于晶体管之间的上述发射极电流密度差异，关于晶体管Q1和Q2的基极-发射极电压Vbe1和Vbe2，晶体管Q1的基极-发射极电压Vbe1被设定为大于晶体管Q2的基极-发射极电压Vbe2，差值是对应于硅带隙的恒定电压ΔVbe。使用晶体管Q1和Q2的共通基极，电阻R3的一端被连接到晶体管Q2的发射极，而电阻R3的另一端被连接到上述晶体管Q1的发射极，因此，上述恒定电压ΔVbe被施加到电阻R3的二端，从而产生诸如ie2的恒定电流。电阻R4被提供在上述晶体管Q1的发射极与电路地电位VSS之间，因此，就从晶体管Q1和Q2的基极产生参考电压Vref。
虽然没有特殊的限制，但在上述晶体管Q1和Q2的集电极以及电源电压VCC之间，提供了具有相同电阻值的电阻R1和R2。然后，晶体管Q1和Q2的集电极电压被馈送到具有CMOS构造的差分放大电路AMP的正相位输入(+)和负相位输入(-)，集电极电压在差分放大电路AMP中被放大，并被差分放大电路AMP反馈。亦即，上述差分放大电路AMP的输出信号被输出作为参考电压Vref，且同时被反馈到上述晶体管Q1和Q2的基极。
上述带隙电路的工作方式如下。双极晶体管的基极-发射极电压Vbe的特征是具有负的电压温度系数。借助于用具有正的电压温度系数的基极-发射极电压Vbe1和Vbe2的电压差ΔV来修正基极-发射极电压Vbe，有可能得到不依赖于温度的参考电压Vref。如上所述，图1所示的上述晶体管Q1和Q2是尺寸彼此不同的双极晶体管(n倍的面积或数目)。借助于将公共电位施加到晶体管Q1和Q2的基极，以及借助于用CMOS差分放大电路AMP进行反馈，使晶体管Q1和Q2的集电极电位相等，得到了此参考电压Vref。
在用于参考电压发生电路中的CMOS差分放大电路中，由于输入部分的MOS晶体管的阈值电压Vth的不规则性，而在电路的输出中产生偏移电压。例如，在采用上述非专利文献1所述的二极管连结的PNP双极晶体管的图24所示的参考电压发生电路中，放大电路AMP的偏移电压Voff的影响很大，因此，执行修整来得到高精度的参考电压Vref。
利用下列公式(1)，能够得到本实施方案的参考电压发生电路所产生的参考电压Vref。
Vref＝Vbe1+ie×R4...(1)
此处，上述发射极电流ie由下列公式(2)基于晶体管Q1和Q2的基极-发射极电压Vbe1和Vbe2的电压差ΔV而被给定。
ie＝ΔVbe/R3＝kT/q×ln(n)/R3...(2)将上述公式(2)代入公式(1)，得到下列公式(3)。
Vref＝Vbe1+(ie1+ie2)×R4＝Vbe2+2kT/q×R4/R3×ln(n)...(3)借助于将电阻R4的电阻值设定为消除公式(1)第一项的负电压系数，可以得到不依赖于温度的参考电压。此处，考虑到公式(2)，为了得到高精度的电压差ΔVbe，重要的是发射极电流的误差要小。借助于如公式(3)所示将电阻R3和R4选择成消除基极-发射极电压Vbe2的负电压系数，可以得到温度依赖性小的参考电压。
在本实施方案中，当CMOS差分放大电路AMP的偏移电压存在时，此偏移电压产生在双极晶体管Q1和Q2的集电极端子处(对应于其发射极接地的双极晶体管Q1和Q2的输出)，因此，偏移电压对发射极电流ie1和ie2的影响小。以这种方式，能够使具有CMOS构造的差分放大电路AMP所产生的偏移电压对参考电压Vref(1/带隙发生部分的增益)的影响小。
相反，在用于图24所示pnp双极晶体管的参考电压发生电路中，参考电压Vref由下列公式(4)表示。
Vref＝Vbe2+ie2×(R3+R2)＝Vbe2+kT/q×(1+R2/R3)×ln(n)...(4)此处，借助于选择电阻R3的电阻值，使Vbe2的负电压系数能够被消除，就有可能得到温度依赖性小的参考电压。但当偏移电压Voff存在于放大电路AMP中时，参考电压Vref由下列公式(5)表示。
Vref＝Vbe2+(kT/qln(n)+Voff)×(1+R2/R3)...(5)由于上述公式(5)，故偏移电压Voff基于由R2/R3比率确定的增益而被放大。结果，由于偏移电压的影响，发射极电流就被反馈操作错误地修正，于是在修正的电压中产生误差(偏移电压)。
来比较图1所示的参考电压发生电路和图24所示的参考电压发生电路，在图24所示的参考电压发生电路中，当如在图1所示参考电压发生电路的情况中那样使用CMOS差分放大电路AMP时，CMOS差分放大电路AMP中产生的偏移电压的影响被放大了大约12倍，而在本发明中，偏移电压的影响能够被降低到大约0.7倍。因此，在图1所示的本实施方案的电路中，虽然使用了对应于元件工艺不规则性有比较大的偏移电压Voff的CMOS构造的差分放大电路AMP，但借助于降低偏移电压的影响，有可能产生温度依赖性小的高精度的参考电压Vref。
图2是特性曲线图，用来解释偏移输入与偏移输出之间的关系。关于根据本申请的发明(本发明)的参考电压发生电路的特性，当偏移输入在-50mV～+50mV的范围内时，偏移输出基本上保持在偏移输入处，为恒定的数值。相反，在为比较而提供的图24所示的上述参考电压发生电路中，相对于相同的偏移输入，偏移输出被增大到-600mV～+600mV范围内的数值，因此，为了修正这一偏移输出，必须进行修整等。
图3是一种布局以及布局中的元件结构的解释图，示出了npn型双极晶体管以及n沟道MOSFET和p沟道MOSFET的一个实施方案，这些npn型双极晶体管以及n沟道MOSFET和p沟道MOSFET构成了用于根据本发明的参考电压发生电路中的差分放大电路AMP。在附图中，作为典型的例子，举例图示了上述二种MOSFET和一种晶体管。此晶体管表示一个构成上述晶体管Q1或晶体管Q2部分的单元晶体管。
虽然没有特殊的限制，但此npn型双极晶体管采用了横向结构。n型深阱(dwe1)被形成在p型半导体衬底(p-sub)上。p型阱pwe1被形成在深阱dwe1上。在这种p型阱pwe1中，n+型发射极E(n+)被形成在其中心部分上，而p+型基极B(p+)被形成为使得基极B(p+)环绕着发射极E(n+)。n+型集电极C(n+)被形成为使得集电极C(n+)进一步环绕着基极B(p+)的。上述p型阱pwe1被夹在上述发射极E与集电极C之间，基本上用作基极区。绝缘层SIG被形成在这些半导体区n+和p+之间，以便分隔这些半导体区。
虽然没有特殊的限制，但n型阱被形成在上述p型阱pwe1周围，以便环绕p型阱pwe1，其中，借助于将n型阱键合到上述深阱dwe1，诸如电源电压VCC之类的偏置电压经由形成在n型阱上的n+区而被施加。因此，构成上述npn型双极晶体管的各个半导体区与p型半导体衬底(p-sub)电隔离。
构成CMOS电路的n沟道MOSFET采用了形成在上述半导体衬底p-sub上的p型阱区pwel上的n+区作为源和漏区，并将栅电极G(nMOS)形成为经由栅绝缘膜被夹在这些源和漏区之间。电路的地电位VSS从p+区被施加到上述p型阱pwe1作为偏置电压。p沟道MOSFET(pMOS)采用了形成在形成于上述半导体衬底p-sub上的n型阱区nwe1上的p+区作为源和漏区，并将栅电极G(pMOS)形成为经由栅绝缘膜夹在这些源和漏区之间。电源电压VCC从n+区被施加到上述n型阱nwe1作为偏置电压。诸如电路地电位VSS之类的偏置电压经由p型阱区pwe1和p+区而被施加到上述半导体衬底p-sub。
构成用来形成构成上述CMOS电路的n沟道MOSFET的源和漏区的p型阱区pwe1和n+区以及构成用来形成上述npn双极晶体管的发射极和集电极的p型阱区pwe1和n+区，由相同的工艺来形成。而且，构成用来构成CMOS电路的p沟道MOSFET的源和漏区的p+区以及构成用来形成上述npn双极晶体管的基极的p+区，由相同的工艺来形成。
本实施方案的带隙发生部分的晶体管Q1(Q2)是一种用CMOS工艺形成的器件。借助于以这种方式用CMOS工艺形成晶体管Q1和Q2，可以用形成诸如形成于同一个半导体衬底上的其它微计算机之类的数字CMOS电路的CMOS工艺来形成参考电压发生电路，而无须使用双极工艺。借助于将由深阱dwe1、n型阱nwe1、以及n+区构成的防护带或防护环安置在双极部分和CMOS部分周围或之间，使半导体衬底p-sub的衬底电位VSS稳定，从而抑制了噪声的传播。借助于以这种方式在深阱dwe1内部形成npn双极晶体管，怾抑制经由衬底p-sub从其它电路模块传播的噪声的影响。
图4是一种布局以及布局中的元件结构的解释图，示出了npn型双极晶体管以及n沟道MOSFET和p沟道MOSFET的另一实施方案，这些npn型双极晶体管以及n沟道MOSFET和p沟道MOSFET构成了用于根据本发明的参考电压发生电路中的差分放大电路AMP。在本实施方案的npn型双极晶体管中，采用n型深阱dwe1，集电极由垂直结构组成。以相同于图3所示实施方案的方式，基极B(p+)被形成在构成中心的发射极E(n+)的周围，将用来形成集电极C(n+)的n型阱nwe1和n+区形成为使得n型阱nwe1和n+区环绕基极B(p+)。在此结构中，垂直结构由发射极(n+区)、基极(p型阱pwe1)、以及集电极(n型深阱dwe1)构成。
与图3所示的横向双极晶体管相比，本实施方案的垂直npn双极晶体管能够使双极晶体管具有高电流放大倍数，并使双极部分具有高增益，因此，能够进一步增强结合图1所示上述实施方案所解释的借助于抑制放大电路的偏移电压影响而能够产生高精度参考电压的有利效应。而且，在本实施方案中，还在CMOS电路中设置了n型深阱dwe1，且p型阱pwe1被n型阱nwe1环绕，因此，p型阱pwe1与半导体衬底p-sub电隔离。由于这种构造，故形成在n沟道MOSFET中的p型阱pwe1的电位能够被自由地确定，而不依赖于施加到半导体衬底p-sub的偏置电压VSS。因此，本实施方案能够针对其中施加到p型阱pwe1的偏压VBB被感应为负电压的数字电路。
图5是一种布局以及布局中的元件结构的解释图，示出了npn型双极晶体管以及n沟道MOSFET和p沟道MOSFET的另一实施方案，这些npn型双极晶体管以及n沟道MOSFET和p沟道MOSFET构成了用于根据本发明的参考电压发生电路中的差分放大电路AMP。在本实施方案中，采用了n型半导体衬底n-sub。当以这种方式使用n型半导体衬底n-sub时，与图3所示的实施方案不同，npn双极晶体管由CMOS的双阱结构构成。亦即，基极B(p+)、发射极E(n+)、以及集电极C(n+)由p型阱pwe1组成。以相同于上述图3所示实施方案的方式，以基极B和集电极C环绕构成中心的发射极E的方式，来安排基极B和集电极C。这种构造能够用不在图3所示实施方案中形成深阱dwe1的结构(nMOS被形成在p型阱pwe1内部，而pMOS被形成在n型阱内部)，来形成横向npn型双极晶体管。
当在本实施方案中使用n型半导体衬底n-sub时，用来分隔衬底和集电极的深阱dwe1变得不再是必需的，因此，晶体管能够由CMOS的双阱结构组成。因此，本实施方案能够减少一些工艺步骤。
本实施方案的参考电压发生电路能够得到很少受CMOS差分放大电路偏移影响的高精度的参考电压。由于为降低偏移影响而执行的修整变得没有必要，故本实施方案能够提供一种电路，这种电路作为高精度参考电压发生电路是有优点的，它不需要修整电路，用来构成难以进行修整的无ROM的产品比如用于气囊的微计算机的电源电路。
图6是布局图，示出了用于根据本发明的参考电压发生电路中的npn型双极晶体管的另一实施方案。虽然没有特殊的限制，但以相同于上述图4所示实施方案的方式，利用n型深阱dwe1，集电极C(n+)沿垂直方向被形成(垂直结构)。发射极E(n+)被基极B(p+)环绕成U形，且基极B(p+)的外围被上述集电极C(n+)环绕。此布局构造也可以被应用于上述图3所示的横向晶体管。
图7是布局图，示出了用于根据本发明的参考电压发生电路中的npn型双极晶体管的另一实施方案。在本实施方案中，以相同于上述图3所示实施方案的方式，基极B(p+)、发射极E(n+)、以及集电极C(n+)被形成在p型阱pwe1的内部，且p型阱pwe1被由电源电压VCC所分隔的n型深阱dwe1环绕。而且，本实施方案采用了横向结构，其中，集电极C(n+)、基极B(p+)以及发射极E(n+)被平行排列。上述图3和图4所示的CMOS垂直结构以及上述图3-7所示的双极晶体管的布局，可以以任意组合加以实现。
在本实施方案的参考电压发生电路中，在带隙发生部分内，晶体管Q1和晶体管Q2的尺寸比率被设定为1∶n。晶体管Q1和Q2被形成在单独的n型深阱dwe1上。
图8是布局图，示出了用于根据本发明的参考电压发生电路中的npn型双极晶体管Q1和Q2的一个实施方案。在本实施方案中，虽然没有特殊的限制，但举例说明了一个例子，其中，利用n型深阱dwe1，集电极沿垂直方向被形成。在本实施方案中，晶体管Q1和Q2的外围被n型深阱dwe1环绕。尺寸小的晶体管Q1的深阱dwe1被形成为对应于晶体管Q1的尺寸的小形状。另一方面，尺寸大的晶体管Q2的n型深阱dwe1被设定为对应于8个上述晶体管Q1的尺寸。在这种构造中，晶体管Q1和Q2的尺寸比率被设定为1∶8。
图9是布局图，示出了用于根据本发明的参考电压发生电路中的npn型双极晶体管Q1和Q2的另一实施方案。不同于图8所示的实施方案，在本实施方案中，构成二个晶体管Q1和Q2的集电极的n型深阱dwe1的尺寸被设定为彼此相等。以这种方式，借助于将构成各集电极的n型深阱dwe1的尺寸设定为彼此相等，由于电容耦合而从衬底传播的噪声的影响就被设定为彼此相等，从而消除了相位相同的噪声。
图10是布局图，示出了用于根据本发明的参考电压发生电路中的npn型双极晶体管Q1和Q2的另一实施方案。在本实施方案中，关于晶体管Q1和Q2，虽然如在上述图9所示实施方案的情况那样将各n型深阱dwe1的尺寸设定为彼此相等，但包括虚晶体管的8个晶体管被安排在深阱dwe1中，其中，尺寸小的晶体管Q1被形成为具有相同于晶体管Q2的构造。然后，借助于对8个晶体管Q2之一提供布线，晶体管Q1和Q2的尺寸比率被设定为上述的Q1/Q2＝1/8。借助于以这种方式对晶体管Q1和Q2提供相同的图形，有可能在形成晶体管的过程中降低尺寸不规则性的影响。
图11是布局图，示出了用于根据本发明的参考电压发生电路中的npn型双极晶体管Q1和Q2的另一实施方案。本实施方案采用了具有横向结构的晶体管，其中，以相同于图7所示构造的方式，横向结构将基极B、发射极E、以及集电极C安装在同一个p型阱pwe1上。以相同于图7所示晶体管的方式，用来馈送电源以稳定n型深阱dwe1的n+区和n型阱nwe1(图中未示出)，被安装在其上形成晶体管Q1和Q2的n型深阱dwe1的外围周围。在本实施方案中，尺寸比率被设定为Q1/Q2＝1/9，其中，晶体管Q1由一个晶体管和8个虚晶体管构成。此处，当晶体管Q2的数目是整数的乘方比如9(3×3)时，借助于将晶体管Q1安置在以相同数目排列的各晶体管的中心部分处，能够进一步降低尺寸不规则性的影响。
上述图8-11所示的任何一种形状都可以应用于采用垂直结构的情况或采用横向结构的情况，在垂直结构中，利用n型深阱，双极晶体管的集电极沿垂直方向被形成，而在横向结构中，双极晶体管的集电极被形成在同一个阱上。
图12是电路图，示出了用于根据本发明的参考电压发生电路中的CMOS差分放大电路的一个实施方案。此差分放大电路由初始级部分和输出级部分构成。初始级部分由n沟道差分MOSFET M1和M2、提供在差分MOSFET M1和M2的源与电路地电位VSS之间的电流源i1以及提供在上述MOSFET M1和M2的漏与电源电压VCC之间的p沟道电流镜MOSFET M4和M5构成。输出级部分由在其栅处接收上述初始级部分的输出信号并在其源处接收电源电压VCC的供给的p沟道放大MOSFET M3以及作为负载装置的使用提供在p沟道放大MOSFET M3的漏与电路地电位VSS之间的电流源i3的倒相放大电路构成。构成相位补偿电路的电容器Cf和电阻Rf被提供在MOSFET M3的栅与漏之间。
上述图3等所示的n沟道MOSFET被用作差分MOSFET M1和M2。电路的地电位VSS被施加到其上形成图3所示n沟道MOSFET的p型阱pwe1作为偏置电压。另一方面，当采用图4所示实施方案所述的n沟道MOSFET时，由于p型阱pwe1与衬底p-sub分隔，故可以在源和沟道区(p型阱pwe1)被彼此连结的状态下采用n沟道MOSFET。在这种构造中，关于MOSFET M1和M2，假设源电位和沟道区电位是相同的电位，于是防止了各MOSFET受到衬底效应的影响。
图13是电路图，示出了用于根据本发明的参考电压发生电路中的CMOS差分放大电路的另一实施方案。在本实施方案中，电流源也被示于图中。在构造参考电压发生电路，使参考电压发生电路被应用于电源电路的过程中，必须降低功耗。此处，放大器的增益被过度提高，使相位补偿困难。本实施方案提供了一种电路结构，其目的是降低功耗，其中，以相同于上述图12所示电路的方式，利用n沟道MOSFET M1和M2，放大电路由用于差分输入的初始级放大部分、由采用p沟道放大MOSFET M3且其源连接到地的倒相放大电路组成的输出级、以及驱动这些部分的电流源构成。
本实施方案采用维德拉(Widlar)电流源作为电流源来稳定地提供微电流，此维德拉电流源利用电阻Rref，参照n沟道MOSFET M12和M13的栅-源电压差而产生恒定电流Iref。借助于用维德拉电流源将n沟道MOSFET M14和M15设定为电流镜状态，来确定初始级和输出级的偏置电流i1和i3。在将电流i1的电流值设定为小数值的过程中，为了防止初始级放大器增益被提高和相位补偿变得困难，电流源MOSFET M6和M7被彼此并联连接，MOSFET M6和M7使恒定电流i2能够在分别构成用来确定增益倍数的电流镜部分的MOSFETM4和M5中流动。上述恒定电流Iref在n沟道MOSFET M13和M11以及二极管连接的p沟道MOSFET M9中流动，其中，MOSFET M9和MOSFET M8以及上述MOSFET M6和M7采用电流镜状态，因此，产生了上述恒定电流i3。因而便于相位补偿。亦即，除了常规使用的电流镜补偿之外，还可以执行容易设计的极点0补偿(Rf和Cf被串联连接到输出级)。
图14是电路图，示出了根据本发明的参考电压发生电路中的一个实施方案。在本实施方案中，启动电路被加入到上述图1所示实施方案的电路。关于此参考电压发生电路，在启动时，比如供应电源电压时，可能有输出电压Vref在0V处变得稳定的情况。为了应付这种情况，提供了启动电路，并借助于强迫馈送电流而开始此电路的运行。借助于提供此启动电路，可以确保在馈送电源时以及在解除休眠状态时产生参考电压。即使当电路运行中产生干扰时，电路也容易被恢复，从而以稳定的方式产生参考电压。
本实施方案的启动电路驱动参考电压发生电路驱动，使得电流源i4被拉出到晶体管Q2(或Q1)的集电极端子nc2(或nc1)，集电极端子nc2的电位相对于电源VCC降低，放大器AMP的输出电压因而被提高，从而使晶体管Q1和Q2进入到工作状态。提供开关SW，以便在馈送电源时或在解除休眠状态时产生上述电流i4，从而允许电流i4在电阻R2(或R1)中流动。
图15是电路图，示出了根据本发明的参考电压发生电路中的一个实施方案。在此图中，示出了图14所示的启动电路的具体电路。参考电压VR被馈送到电压比较器CMP的反相输入(-)。此参考电压VR是借助于用电阻R7和R8对二极管连接的晶体管的基极-发射极电压进行分压而在节点nr1处得到的比较低的分压。使对应于如图13所示产生的微电流iref的电流i5在上述晶体管以及电阻R7和R8中流动。晶体管Q1发射极端子ne1的电压被施加到电压比较器CMP的非反相输入(+)。电压比较器CMP的输出信号产生开关SW的控制信号，其中，当输出信号处于低电平时，开关SW采用开通状态，而当输出信号处于高电平时，采用关断状态。
当电流不在参考电压发生电路的双极部分内流动时，晶体管Q1发射极端子ne1的电位呈0。然后，上述参考电压VR和晶体管Q1发射极端子ne1的电压被比较。当发射极端子ne1的电位低于节点nr1的电位(VR)时，确定电流不在双极部分内流动，并进行电流不流动的探测。在此情况下，电压比较器CMP的输出信号呈低电平，因此，上述开关SW呈开通状态，从而启动电路的工作。当晶体管Q1和Q2呈工作状态时，发射极端子ne1的电位变得高于节点nr1的电位(VR)，从而探测到电流流动的状态。因此，电压比较器CMP的输出信号被改变为高电平，因此，上述开关SW呈关断状态。如上所述，参考电压VR采用了并联连接的二极管的正向电压，因此，即使当电流i5改变时，nr2的电位VR也保持在恒定值，从而以稳定的方式产生参考电压。
图16是电路图，示出了采用根据本发明的参考电压发生电路的电源电路一个实施方案。一方面，由图1所示的根据本发明的参考电压发生电路产生的参考电压Vref的电平经由放大器Al以及反馈电阻R5和R6构成的缓冲电路转换成所需电源电压vo1，并被输出作为内部电压VO1和VO1，经由电压输出器电路A3和A4构成的调节器电路被馈送到内部电路。另一方面，上述参考电压Vref的电平经由放大器A2以及反馈电阻R5’和R6’构成的缓冲电路转换成不同于上述电压vo1的所需电源电压vo2，并被输出作为内部电压VO2和VO2，经由电压输出器电路A5和A6构成的调节器电路被馈送到其它内部电路。
在本实施方案中，对应于多个相应功能块而提供了多个调节器电路，并以分散的方式将其安置在各个电路模块(功能块)附近。因此，能够降低调节器电路与电路模块之间的线电阻，从而即使当比较大的负载电流在电路模块中流动时，也可以防止电源电压电平下降。
图17是电路图，示出了根据本发明的参考电压发生电路的另一实施方案。在本实施方案中，由p沟道MOSFET M21和M22构成的电流镜电路被提供给晶体管Q1和Q2。由于这种电流镜电路，相同的电流就在晶体管Q2和Q1中流动，因此，可以设定反比于晶体管Q1和Q2的尺寸比率的发射极电流密度。
而且，借助于镜像设置MOSFET M23，得到了参考电压Vref。此处，连接温度系数为负的晶体管Q3，以便借助于修正提供给发射极的电阻R7的正温度系数而得到不依赖于温度的参考电压Vref。电容器Cf和电阻Rf是用于相位补偿的电容器和电阻。结果就可以以相同于上述图1所示实施方案的方式来产生参考电压Vref。而且，从MOSFET M24的漏得到的电流Iref是恒定的电流输出，其中，借助于例如连接电阻Rref，得到任意的电压值。与图1等所示的采用差分放大电路的实施方案相比，本实施方案能够简化电路。
图18是总方框图，示出了根据本发明的半导体集成电路器件的一个实施方案。虽然没有特殊的限制，但本实施方案的目的是一种其中组合有电源电路的系统LSI。本实施方案的电源电路由参考电压发生电路、参考电压缓冲电路、串联调节器(主电源为主调节器，备用电源为从调节器)、以及电源控制部分构成。在接收到来自外部端子的电源电压Vext时，此电源电路工作，借助于降低电压而形成内部电压Vint，并产生构成此系统LSI的CPU(中央处理器)、电阻、非易失性存储器元件、以及其它外围电路的工作电压。
电源控制部分响应于控制信号cnt1-cnt4而执行缓冲电路的电平转换和各模块的激活指定等。输入/输出电路被提供给上述半导体集成电路器件。此输入/输出电路包括输入电路和输出电路，输入电路在接收到馈自上述外部端子的电源电压Vext时工作，并使馈自外部端子的外部信号的电平偏移成符合内部电路的电平，输出电路由内部电路组成，并将信号的电平转换成信号要在此电平下从外部端子被输出的信号电平。
如上所述，输入/输出电路以及电源电路响应于外部端子馈送的电源电压Vext而工作。输入/输出电路执行电源电路、CPU等的控制信号的输入/输出。内部电压Vint是从电源电路输出的内部电源电压，并被馈送到CPU、寄存器、非易失性存储器元件以及其它外围电路。在本实施方案中，借助于根据参考电压发生电路的参考电压Vref确定内部电源电压Vint，可以供给恒定的内部电源电压Vint，而不受诸如外部电源电压Vext的改变和温度改变之类的外部因素的影响。
图19是总方框图，示出了根据本发明的半导体集成电路器件的另一实施方案。在本实施方案中，虽然没有特殊的限制，但本实施方案的目的是一种其中组合有电源电路的LCD驱动电路。本实施方案的LCD驱动电路包括参考电压发生电路、升压电路、储存显示数据的RAM(随机存取存储器)、源驱动器、栅驱动器、VCOM驱动器、用来根据参考电压发生电路的输出电压而产生驱动各个驱动器的电压的各种电路(RAM的降压电路、源电压发生电路、栅电压发生电路、VCOM电压发生电路)以及驱动器控制电路。
上述源电压发生电路产生对应于馈送到LCD(液晶)屏的像素的显示数据的灰度级电压VS0-VSn。栅电压发生电路产生用来选择像素的栅电压的选择/非选择电压VGH和VGL。VCOM电压产生施加到液晶屏公共电极的公共电压VCOMH和VCOML。源驱动器输出对应于显示数据的灰度级电压VS0-VSn中的一个电压Si。在接收到对应于扫描操作的选择信号时，栅驱动器输出像素的选择/非选择信号Gj。响应于用来执行液晶像素交流驱动的正电压和负电压，VCOM驱动器改变电压VCOM。
关于本实施方案的LCD驱动电路，借助于根据参考电压发生电路的参考电压而施加用来驱动各个驱动电路的电压VDL、VS0-VSn、VGH、VGL、VCOMH、VCOML等，可以稳定地驱动各个驱动器，而无须对馈送到LCD屏的信号执行修整，且不受诸如外部电源电压Vci的改变和温度改变之类的外部因素的影响。
图20是方框图，用来解释根据本发明的参考电压发生电路的一个应用例子。本实施方案是在模拟/数字转换器(ADC)上的一种应用的例子。基于由根据本发明的参考电压发生电路所形成的参考电压Vref，电压被电压转换电路转换成所需的电压，此电压转换电路由放大电路A10、输出MOSFET M10以及反馈电阻R10和R11构成，从而形成最大电压VRT和最小电压VRB，借助于用电阻分压电路对最大电压VRT和最小电压VRB进行分割从而形成多个参考电压，来形成多个参考电压，且这些参考电压与各模拟输入AIN进行电平比较，从而形成数字输出D0-Dn。在本实施方案中，无须从组合有上述模拟数字转换器(ADC)的半导体集成电路器件的芯片外部馈送参考电压Vref。
图21是方框图，用来解释根据本发明的参考电压发生电路的另一应用例子。本实施方案是数字/模拟转换器(DAC)的一种应用例子。基于由根据本发明的参考电压发生电路所形成的参考电压Vref，所需的参考电流Iref(Vref/R12)由放大电路A11、输出MOSFET M11、以及反馈电阻R12构成的电压-电流转换电路来形成，具有二进制权重的电流基于参考电流Iref被形成，且响应于数字输入信号D0-Dn而合成各电流，并使之在电阻中流动，从而得到模拟输出电压AOUT。在本实施方案中，也无须从组合有上述模DAC的半导体集成电路器件的芯片外部馈送参考电压Vref。
图22是元件结构图，示出了安装在根据本发明的半导体集成电路器件中的电阻元件的一个实施方案。图22(A)所示的一个例子使用形成在p型阱内部的n+扩散层作为电阻。图22(B)所示的一个例子使用形成在分隔绝缘层SIG上的多晶硅层p+poly(p+多晶硅)作为电阻元件。图22(C)所示的一个例子使用形成在n型深阱dwe1上的p型阱pwe1作为电阻元件。p型阱pwe1被上述深阱dwe1以及提供在深阱dwe1外围的n型阱nwe1和n+区电与衬底p-sub分隔。上述(A)-(C)中的任何一种电阻元件都可以用标准的CMOS工艺(双阱或三阱结构)来构成。
上述的图22(A)采用了各n+扩散之间的电阻值(或n型阱内部各p+扩散之间的电阻值)，且用p+扩散稳定的偏压被施加到产生这种电阻值的p阱pwe1。因此，能够用比较小的面积得到高的电阻，还能够形成高的电阻比率精度，并能够在双阱或三阱的CMOS结构中形成电阻元件。
图22(B)所示的多晶硅电阻采用了形成在p型阱pwe1内部的分隔区SGI上的各p+多晶硅端子之间的电阻值(或形成在n型阱nwe1内部的SGI上的各n+多晶硅端子之间的电阻值)。此电阻能够以比较小的面积得到高的电阻，能够提高电阻比率的精度，并能够被形成在双阱或三阱的CMOS结构中。
图22(C)利用了形成在n型深阱dwe1上的各p型阱pwe1端子之间的电阻值(各端子被形成在p+扩散上)。此电阻能够以比较小的面积得到高的电阻。而且此电阻能够被形成在三阱的CMOS结构中。
图23是元件结构图，示出了安装在根据本发明的半导体集成电路器件中的电容元件的一个实施方案。在图23(A)所示的例子中，多晶硅层在p型阱pwe1内部的绝缘层SGI上被形成为二层，有层间绝缘膜夹在其间。图23(B)所示的例子利用了MOS电容，亦即，此例子利用n型阱nwe1内部的p沟道MOSFET的栅(多晶硅)与源之间的电容以及各个漏(源与漏被短路)之间的电容。利用阱上的n+层，用高于电源或p-sub的电位，使n型阱nwe1稳定(能够以与在n-sub上的p-we1的内部的nMOS相同的方式形成MOS电容)。上述(A)和(B)的二种电容元件都能够在标准的CMOS工艺(双阱或三阱结构)中形成。
虽然根据各实施方案已经具体地解释了本发明，但本发明不局限于这些实施方案，可以设想各种修正而不偏离本发明的主旨。例如，除了使相同的电流能够在晶体管Q1和Q2中流动并根据面积比率提供电流密度差别的构造之外，晶体管Q1和Q2可以具有相同的尺寸，并使发射极电流以恒定的电流比率在晶体管Q1和Q2中流动。而且，面积比率和电流比率可以被组合。本发明可广泛地应用于安装在用CMOS工艺制作的半导体集成电路器件上或组合有参考电压发生电路并用CMOS工艺制作的半导体集成电路器件上的恒定电压发生电路。
权利要求
1.一种电压发生电路，它包含第一晶体管，此第一晶体管允许第一电流在其发射极中流动；第二晶体管，此第二晶体管允许电流密度大于第一晶体管的发射极电流密度的第二电流能够在其发射极中流动；第一电阻，此第一电阻被提供在第一晶体管的发射极与第二晶体管的发射极之间；第二电阻，此第二电阻被提供在第二晶体管的发射极与电路的地电位之间；第三电阻，此第三电阻被提供在第一晶体管的集电极与电源电压之间；第四电阻，此第四电阻被提供在第二晶体管的集电极与电源电压之间；以及具有CMOS构造的差分放大电路，此差分放大电路在接收到第一晶体管的集电极电压和第二晶体管的集电极电压时形成输出电压，同时，将此输出电压馈送到第一晶体管和第二晶体管的共通基极。
2.根据权利要求1的电压发生电路，其中，第三电阻和第四电阻被构造成具有相同的电阻值。
3.根据权利要求2的电压发生电路，其中，第一晶体管的发射极面积被设定为大于第二晶体管的发射极面积。
4.根据权利要求3的电压发生电路，其中，利用在构成差分放大电路的CMOS电路工艺中所形成的半导体区，来构成第一晶体管和第二晶体管。
5.一种包括参考电压发生电路的半导体集成电路器件，它包含第一晶体管，此第一晶体管允许第一电流在其发射极中流动；第二晶体管，此第二晶体管允许电流密度大于第一晶体管的发射极电流密度的第二电流在其发射极中流动；第一电阻，此第一电阻被提供在第一晶体管的发射极与第二晶体管的发射极之间；第二电阻，此第二电阻被提供在第二晶体管的发射极与馈自外部端子的电路地电位之间；第三电阻，此第三电阻被提供在第一晶体管的集电极与馈自外部端子的电源电压之间；第四电阻，此第四电阻被提供在第二晶体管的集电极与电源电压之间；以及具有CMOS构造的差分放大电路，此差分放大电路在接收到第一晶体管的集电极电压和第二晶体管的集电极电压时形成输出电压，同时，将此输出电压馈送到第一晶体管和第二晶体管的共通基极。
6.根据权利要求5的半导体集成电路器件，其中，半导体集成电路器件包括CMOS电路，此CMOS电路由形成在第一导电类型半导体衬底上的第一导电类型阱区和第二导电类型阱区、形成在第二导电类型阱区上的第一导电类型MOSFET以及形成在第一导电类型阱区上的第二导电类型MOSFET构成，且构成参考电压发生电路的第一晶体管和第二晶体管由具有横向结构的双极晶体管组成，此双极晶体管采用在形成构成CMOS电路的第二导电类型MOSFET的源和漏扩散层的步骤中所形成的扩散层作为集电极和发射极，并利用其上形成构成集电极和发射极的扩散层的第一导电类型阱区作为基极而工作。
7.根据权利要求5的半导体集成电路器件，其中，半导体集成电路器件包括CMOS电路，此CMOS电路由形成在第一导电类型半导体衬底上的第一导电类型阱区和第二导电类型阱区、形成在第二导电类型阱区上的第一导电类型MOSFET和形成在第一导电类型阱区上的第二导电类型MOSFET构成，该第二导电类型阱区具有一定的深度，用来将其上形成第二导电类型MOSFET的第一导电类型阱区与第一导电类型半导体衬底电隔离，且第一晶体管和第二晶体管由具有垂直结构的双极晶体管组成，此双极晶体管采用在形成构成CMOS电路的第一导电类型MOSFET的源和漏扩散层的步骤中所形成的第二导电类型扩散层作为发射极，采用其上形成构成发射极的第二导电类型扩散层的第一导电类型阱区作为基极，并采用具有一定深度的用于将构成基极的第一导电类型阱区电与第一导电类型半导体衬底电隔离的第二导电类型阱区作为集电极。
8.根据权利要求5的半导体集成电路器件，其中半导体集成电路器件包括CMOS电路，此CMOS电路由形成在第二导电类型半导体衬底上的第一导电类型阱区和第二导电类型阱区、形成在第二导电类型阱区上的第一导电类型MOSFET以及形成在第一导电类型阱区上的第二导电类型MOSFET构成，且构成参考电压发生电路的第一晶体管和第二晶体管由具有横向结构的双极晶体管组成，此双极晶体管采用在形成构成CMOS电路的第二导电类型MOSFET的源和漏扩散层的步骤中所形成的扩散层作为集电极和发射极，并利用其上形成构成集电极和发射极的扩散层的第一导电类型阱区作为基极而工作。
9.根据权利要求6-8中任何一个的半导体集成电路器件，其中，第一导电类型是p型，而第二导电类型是n型，且馈自外部端子的电源电压是正电源电压。
10.根据权利要求9的半导体集成电路器件，其中，第二晶体管由一个晶体管构成，且通过将对应于第二晶体管的多个单元晶体管并联连接来构成第一晶体管。
11.根据权利要求10的半导体集成电路器件，其中，第一晶体管被构造成使得所述多个单元晶体管被形成在深度相同的阱区上，且形成为具有与第一晶体管相同的构造的所述多个单元晶体管之一被用作第二晶体管。
12.根据权利要求11的半导体集成电路器件，其中该半导体集成电路器件还包括电源电路，此电源电路在接收到参考电压发生电路所形成的参考电压时，产生不同于馈自外部端子的电源电压的内部电压；内部电路，此内部电路利用电源电路工作；输入电路，此输入电路在接收到馈自外部端子的电源电压时工作，在接收到馈自外部端子的输入信号时执行电平转换，并将信号传输到内部电路；以及输出电路，此输出电路在接收到馈自外部端子的电源电压时工作，在接收到内部电路产生的信号时执行电平转换，并形成待要从外部端子输出的输出信号，其中差分放大电路由P沟道MOSFET和N沟道MOSFET构成，所述P沟道MOSFET和N沟道MOSFET在用于构成输入电路和输出电路、当接收到馈自外部端子的电源电压时工作的MOSFET的同一个工艺中被形成。
13.根据权利要求11的半导体集成电路器件，其中通过降低馈自外部端子的电源电压，来形成内部电压，且内部电路被形成为具有CMOS加工的最小形成尺寸。
14.根据权利要求11的半导体集成电路器件，其中电源电路包括升压电路和负电压发生电路，这些电路在用参考电压形成的恒定电压下工作，且升压电路和负电压发生电路所形成的电压被输出作为用来驱动液晶的栅驱动电压、对应于图象数据的源驱动电压、以及液晶公共电极驱动电压。
全文摘要
第一电流流过第一晶体管的发射极，而电流密度大于第一电流的第二电流流过第二晶体管的发射极。第一和第二晶体管之间的基极－发射极电压差被施加到第一电阻器上，从而提供恒定电流。第二电阻器被安置在电路的地电位一侧，且与第一电阻器串联连接。第三和第四电阻器被安置在第一和第二晶体管各自的集电极与电源电压之间。第一和第二晶体管的集电极电压被施加到CMOS差分放大电路，从而提供输出电压。此输出电压被施加到第一和第二晶体管的共通基极。
文档编号G05F3/30GK1898620SQ20048003887
公开日2007年1月17日 申请日期2004年12月2日 优先权日2003年12月24日
发明者福田惠子, 平木充, 堀口真志, 秋叶武定, 市来周藏, 角田英树, 北川明弘 申请人:株式会社瑞萨科技