专利名称：用于启动带隙基准电路的启动电路的制作方法
技术领域：
本发明整体涉及集成电路，更具体地说，涉及一种用于启动使用带隙技术执行的 电压基准电路的启动电路。
背景技术：
带隙基准电路广泛地使用于分析电路，以提供稳定的、不受电压影响的、以及不受 温度影响的基准电压。带隙基准电路基于通过热电压VT的正温度系数补偿双极晶体管的 基极-发射极结电压VBE的负温度系数的原理来工作，其中，热电压VT等于kT/q，其中，k 是玻尔兹曼常量，T是绝对温度，q是电子电荷(1.6X10_19库仑)。在室温下，VBE相对于温 度的变化为-2. 2mV/C,而热电压VT相对于温度的变化是+0. 086mV/C。如其名所暗示，由带隙基准电路产生的电压用作基准，因此，输出的基准电压需要 非常稳定。具体地，输出的基准电压要与温度变化、电压变化以及工艺变化无关。然而，提 供给带隙基准电路的电源电压常常不稳定，而且可能具有较高的变化。电源电压的变化将 使带隙基准电路的操作受到不利的影响。图1示出了带隙基准电路和用于启动带隙基准电路的启动电路。启动电路包括 PMOS晶体管P2’和Psu’。在带隙基准电路的空闲时间期间，节点Α’处的电压VA’等于正 电源电压VDD ’，在节点B ’处的电压VB ’等于电源电压VSS ’。为了激活启动电路，将低电压 施加至节点EN_L’，从而，PMOS晶体管被导通。因此，电压VB’增加，运算放大器0P’的输出 电压(其为电压VA’ )降低。随着电压VA’的降低，PMOS晶体管ΡΓ被导通，并且，带隙基 准电路开始运行。电压VA’的降低也导致PMOS晶体管P2’具有较差的导电性，并且，节点EN_L’处 的电压增加。最终，节点EN_L’处电压的增加导致PMOS晶体管Psu’截止，并且，带隙基准 电路自动运行。图1所示的传统的电路具有缺点。为了改变运算放大器0P’的输出，通过使用PMOS 晶体管Psu’节点B’进行充电来执行带隙基准电路的启动。由于运算放大器0P’的响应时 间使得启动时间相应的长。此外，由于正电源电压VDD’可以在较宽的范围内变化，当电源 电压VDD’低时，穿过PMOS晶体管Psu’的电流低，因此，节点B’处的充电时间长，这意味着 启动时间长。可惜的是，由于较小的设计余量，因此，不能通过增强PMOS晶体管Psu’的驱动能 力来解决长启动时间的问题。该较小的设计余量是由PMOS晶体管Psu’的驱动能力既不能 高又不能低而引起的。另外，由于启动时间长，PMOS晶体管Psu’的驱动电流不能太低。另 一方面，PMOS晶体管Psu’的驱动电流不能太高。另外，在带隙基准电路的启动阶段后，节点EN_L’的电压对于截止PMOS晶体管Psu’来说没有足够的低。这造成不必要的电力消耗。 此外，由于PMOS晶体管Psu’向电阻器R1’、R2’和R3’以及双极晶体管Q1’和Q2’提供偏 流，从而，对偏置条件产生不利的影响，并且，对带隙基准电路的输出电压产生不利的影响。
发明内容
根据本实施例的一个方面，集成电路结构包括带隙基准电路和启动电路。带隙基 准电路包括正电源节点以及包括连接至正电源节点的电源的PMOS晶体管。启动电路被设 置成在带隙基准电路的启动阶段被导通而在启动阶段之后被截止。启动电路包括开关，该 开关被设置成在启动阶段期间使PMOS晶体管的栅极和漏极互连，并且在启动阶段之后使 PMOS晶体管的栅极与PMOS晶体管的漏极断开。也公开了其他实施例。
为了更全面地理解本发明及其优点，现在将参考结合附图所进行的以下描述，其 中图1示出了传统的带隙基准电路和启动电路；图2至图4为根据实施例的带隙基准电路和启动电路；图5至图8为模拟结果，其中，将实施例的模拟结果和传统的启动电路的模拟结果 相比较。
具体实施例方式下面，详细描述本公开实施例的制造和使用。然而，应该理解，本发明提供了许多 可以在具体环境下实现的许多可应用的发明理念。所讨论的具体实施例仅仅示出了制造和 使用本发明的具体方式，并不限制本发明的范围。根据一个实施例提供了一种用于启动带隙基准电路的新颖的启动电路。下面，描 述该实施例的变形和操作。贯穿各个视图和示例性实施例，使用相同的参考标号表示相同 的元件。图2示出了一个实施例。带隙基准电路包括具有负输入端C、正输入端D和输出端 A的运算放大器0P。电阻器Rl连接至负输入端C。双极晶体管Ql连接在负输入端C和电 源电压VSS(其可以电接地)之间。双极晶体管Ql的发射极连接至节点C。双极晶体管Ql 的基极和集电极互相连接，并且可被连接至电源电压VSS。双极晶体管Ql被用作二极管。电阻器R2和R3连接至运算放大器OP的正输入端D。双极晶体管Q2串联至电阻 器R2和R3。双极晶体管Q2的发射极连接至电阻器R3。双极晶体管Q2的基极和集电极互 相连接，并且可连接至电源电压VSS。因此，双极晶体管Q2也被用作二极管。运算放大器OP的输出A连接至PMOS晶体管Pl的栅极，该晶体管具有连接至正电 源节点(其处于正电源电压VDD)的源极和连接至节点B并连接至电阻器Rl和R2的漏极。 该带隙基准电路可以进一步包括其他器件(未示出)，其可以形成具有PMOS晶体管Pl的电 流镜，并且其用于改变输出电压。带隙基准电路连接至启动电路，该启动电路用于将带隙基准电路从空闲状态启动到工作状态。该启动电路包括PMOS晶体管P2和NMOS晶体管Ni，它们形成用于检测节点A 处电压电平的电平检测器。启动电路进一步包括启动路径，该启动路径在带隙基准电路的 启动阶段期间被开启而在带隙基准电路启动之后被关闭。在一个实施例中，启动路径包括互补金属氧化物半导体(CMOS)门电路TGsu，该门 电路包括PMOS晶体管P3和NMOS晶体管N2。PMOS晶体管P3的源极连接至NMOS晶体管N2 的漏极和节点A。PMOS晶体管P3的漏极被互连至NMOS晶体管N2的源极和节点B。因此， 当CMOS门电路TGsu开启时，节点A和B短路短接，而当CMOS门电路TGsu关闭时，节点A和 B彼此断开。因此，CMOS门电路TGsu (以及图3中的PMOS晶体管P3和图4中的匪OS晶体 管N2)也被称为开关，其中，PMOS晶体管P3和NMOS晶体管N2的栅极为该开关的控制节点。 PMOS晶体管P3的栅极可以连接至节点EN_L，尽管诸如OR门电路EN_GATE的附加的信号控 制器件也可以连接至节点EN_L，以增加在节点EN_L处对电压的更多控制。OR门电路EN_ GATE包括连接至PMOS器件P2的漏极的输入节点以及连接至控制信号ENBG_Low的另一输 入节点，当信号ENBG(用于启动带隙基准电路的信号)处于逻辑低时，该信号ENBG_Low处 于逻辑高，当信号ENBG处于逻辑高时，该信号ENBG_Low处于逻辑低。当信号ENBG-Low处 于逻辑低(带隙基准电路被启动)时，在PMOS器件P2的漏极处的信号传递至节点EN_L。 NMOS晶体管N2的栅极可以连接至反相器INV的输出端，该反相器具有接收节点EN_L上电 压的输入端。PMOS晶体管P3和NMOS晶体管N2同时被导通和截止。可以看到，相比于单独 的PMOS晶体管或单独的NMOS晶体管(参照图3和图4)，(当门电路开启时)CMOS门电路 TGsu在节点A和节点B之间具有减少的电压降。在替换实施例中，CMOS门电路TGsu可以 由PMOS晶体管P3来代替而无需使用NMOS晶体管N2(如图3所示)，或者，其可以由匪OS 晶体管N2来代替而无需使用PMOS晶体管P3 (如图4所示)。由于PMOS晶体管Pl和P2的栅极连接至相同的节点A，它们可以以彼此相同的方 式来布置，从而，它们可以同时被导通。NMOS晶体管m可以是长沟道器件，该NMOS晶体管 Nl由于其栅极连接至正电源电压VDD而总是导通的。在一个实施例中，NMOS晶体管m的 沟道长度可以大于约40 μ m。当NMOS晶体管m为长沟道器件时，流过NMOS晶体管m的电 流是低的，例如，可以小于约ι μ A。下面，将描述带隙基准电路和启动电路的操作。在带隙基准电路空闲阶段期间，节 点A处的电压VA等于正电源电压VDD，节点B处的电压VB等于电源电压VSS，并且，带隙基 准电路关闭。随着CMOS门电路TGsu的关闭，启动电路也关闭。为了启动带隙基准电路，节 点EN_L处的电压被减小(例如，通过向节点EN_L输入低电压)，从而CMOS门电路TGsu被 开启，节点A通过CMOS门电路TGsu短接至节点B。由于空闲阶段期间节点A处的电压VA 等于电压VDD，存储在节点A上的电荷由节点A和B共享，从而电压VA降低，电压VB升高。 随着电压VA的减少，晶体管Pl最终导通，带隙基准电路被启动。电压VB的增加也有助于 PMOS晶体管Pl的导通。PMOS器件P4由信号ENBG控制。当控制信号ENBG处于逻辑高以 启动带隙基准电路时，PMOS器件P4将节点A与电源电压节点VDD断开，电压VA可以自由 地改变。此外，如果控制信号ENBG处于逻辑低，电压VA固定在电压VDD。可以看到，由于节点A和B的短接，带隙基准电路的启动不再需要运算放大器OP 将低电压输出至节点A。通过节点A和B的电荷共用降低电压VA。换句话说，尽管电压VA 的降低仍然可以通过运算放大器OP来实现，然而，该降低并不是必须通过运算放大器0P。因此，启动时间显著减少。由于PMOS晶体管Pl和P2可以相同，当PMOS晶体管Pl导通时，PMOS晶体管P2也 导通，因此，电压VEN_L增加，节点EN处的电压VEN降低。最终，根据增加的电压VEN_L和 降低的电压VEN来截止CMOS门电路TGsu，启动电路关闭，使得带隙基准发生器自动运行。实施例具有多个有利的特征。图5到图8示出了模拟结果，其中，图1中节点 B’处的电压和图2中节点B处的电压被示出为时间的函数。从图2示出的电路中获得 图5到图8中的线10和12，而从图1中示出的传统电路中获得线14。从模拟典型-典型 (typical-typical, TT)工艺角的电路获得图5，其中，正电源电压VDD和VDD’等于1. 8V。 从模拟TT工艺角的芯片获得图6，其中，正电源电压VDD和VDD’等于3. 6V。从模拟慢-慢 (slow-slow, SS)工艺角的芯片获得图7，其中，正电源电压VDD和VDD’等于1. 8V。从模拟 SS工艺角的芯片获得图8，其中，正电源电压VDD和VDD’等于3. 6V。模拟结果示出，不管 工艺变化(无论芯片是处于TT工艺角还是在SS工艺角)以及正电源电压VDD/VDD’的变 化，实施例具有比传统带隙基准电路短得多的启动时间。例如，图5中，线10和12(该实施 例)示出该实施例的启动时间小于约0.3μ s，而线14示出传统的带隙基准电路的启动时间 约为2. 9 μ S。除了较快的启动时间外，实施例的其他有利的特征包括在关闭启动电路方面的增 强的稳定性和增加的设计余量。尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要 求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范 围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施 例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本 发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材 料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的 工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实 施例，并且多个权利要求和实施例的组合在本发明的范围内。
权利要求
一种集成电路结构包括带隙基准电路，其包括正电源节点；以及第一PMOS晶体管，其包括连接至所述正电源节点的源极；以及启动电路，用于在所述带隙基准电路的启动阶段期间开通，在所述启动阶段之后关闭，其中，所述启动电路包括开关，所述开关用于在所述启动阶段期间将所述第一PMOS晶体管的栅极和漏极互相连接以及在所述启动阶段之后将所述第一PMOS晶体管的栅极与所述第一PMOS晶体管的漏极断开。
2.根据权利要求1所述的集成电路结构，其中，所述开关包括CMOS门电路；或者 其中，所述开关包括PMOS晶体管或者NMOS晶体管。
3.根据权利要求1所述的集成电路结构，其中，所述带隙基准电路进一步包括 运算放大器，包括连接至所述第一 PMOS晶体管的所述栅极的输出端；第一电阻器，连接在所述第一 PMOS晶体管的所述漏极和所述运算放大器的负输入端 之间；第一二极管，连接在所述运算放大器的所述负输入端和电接地端之间； 第二电阻器，连接在所述第一 PMOS晶体管的所述漏极和所述运算放大器的正输入端 之间；第三电阻器，连接至所述运算放大器的所述正输入端；以及 第二二极管，连接在所述第三电阻器和所述电接地端之间。
4.根据权利要求1所述的集成电路结构，其中，所述启动电路进一步包括第二 PMOS晶体管，包括连接至所述第一 PMOS晶体管的所述栅极的栅极，其中，在所述 第二 PMOS晶体管的漏极处的电压用于控制所述开关；以及NMOS晶体管，包括漏极，连接至所述第一 PMOS晶体管的所述漏极；源极，连接至电接 地端；以及栅极，连接至所述正电源节点。
5. 一种集成电路结构，其包括 带隙基准电路，其包括正电源节点；第一 PMOS晶体管，其包括栅极、漏极和源极，其中，所述第一 PMOS晶体管的所述源极连 接至所述正电源节点；第一电流路径，连接在所述第一 PMOS晶体管的所述漏极和电接地端之间； 第二电流路径，连接在所述第一 PMOS晶体管的所述漏极和所述电接地端之间；以及 运算放大器，其包括负输入端，连接至所述第一电流路径的节点；正输入端，连接至 所述第二电流路径的节点；以及输出端，连接至所述第一 PMOS晶体管的所述栅极；以及 启动电路，其包括第二 PMOS晶体管，其包括连接至所述第一 PMOS晶体管的所述栅极的栅极；以及 开关，其包括连接至所述第一 PMOS晶体管的所述栅极的第一端和连接至所述第一 PMOS晶体管的所述漏极的第二端，其中，所述开关用于通过所述第二 PMOS晶体管的漏极处 的第一电压开启，以及，通过所述第二 PMOS晶体管的漏极处的第二电压关闭，并且，其中， 所述第二电压高于所述第一电压。
6.根据权利要求5所述的集成电路结构，其中，所述第一电流路径包括串联连接的第 一电阻器和第一二极管，并且，其中，所述第二电流路径包括串联连接的第二电阻器、第三 电阻器和第二二极管，以及所述第一二极管由包括第一集电极和连接至所述第一集电极的 第一基极的第一双极晶体管形成，并且，其中，所述第二二极管由包括第二集电极和连接至 所述第二集电极的第二基极的第二双极晶体管形成，或者所述开关包括PMOS晶体管。
7.根据权利要求5所述的集成电路结构，其进一步包括反相器，所述反相器包括连接 至所述第二 PMOS晶体管的所述漏极的输入端和连接至所述开关的第一控制节点的输出 端；以及所述开关包括CMOS门电路，所述CMOS门电路包括连接至所述反相器的所述输入端 的第二控制节点和连接至所述反相器的所述输出端的第三控制节点；或者所述开关包括 NMOS晶体管，所述NMOS晶体管包括连接至所述反相器的所述输出端的栅极。
8.一种集成电路结构，其包括带隙基准电路，其包括正电源节点；第一 PMOS晶体管，其包括连接至所述正电源节点的源极、栅极和漏极；第一电流路径，其连接在所述第一 PMOS晶体管的所述漏极和电接地端之间，其中，所 述第一电流路径包括串联连接的第一电阻器和第一二极管；第二电流路径，其连接在所述第一 PMOS晶体管的所述漏极和所述电接地端之间，其 中，所述第二电流路径包括串联连接的第二电阻器、第三电阻器和第二二极管；以及运算放大器，其包括负输入端，连接至所述第一电流路径中的节点；正输入端，连接 至所述第二电流路径中的节点；以及输出端，连接至所述第一 PMOS晶体管的所述栅极；以 及启动电路，其包括CMOS门电路，所述CMOS门电路包括第二 PMOS晶体管和第一 NMOS晶 体管，其中，所述第二 PMOS晶体管的源极连接至所述第一 NMOS晶体管的漏极和所述第一 PMOS晶体管的所述栅极，所述第二 PMOS晶体管的漏极连接至所述第一 NMOS晶体管的源极 和所述第一 PMOS晶体管的所述漏极。
9.根据权利要求8所述的集成电路结构，进一步包括反相器，所述反相器用于使所述 第一 NMOS晶体管的栅极电压转化为所述第二 PMOS晶体管的栅极电压，或者其中，所述集成电路结构进一步包括第三PMOS晶体管，其包括连接至所述第一 PMOS 晶体管的所述栅极的栅极，其中，所述第三PMOS晶体管的漏极电压用于控制所述CMOS门电 路的状态；以及第二 NMOS晶体管，其包括漏极，连接至所述第三PMOS晶体管的所述漏极； 源极，连接至所述电接地端；以及栅极，连接至所述正电源节点，以及所述集成电路结构进 一步包括反相器，所述反相器包括输入端，连接至所述第二 PMOS晶体管的所述漏极和所 述第三PMOS晶体管的所述漏极；以及输出端，连接至所述第二 NMOS晶体管的栅极，或者其中，所述第二 NMOS晶体管具有大于约40 μ m的沟道长度。
10.根据权利要求8所述的集成电路结构，其中，所述第一二极管由第一双极晶体管形 成，所述第一双极晶体管包括第一集电极和连接至所述第一集电极的第一基极，所述第二 晶体管由第二双极晶体管形成，所述第二双极晶体管包括第二集电极和连接至所述第二集电极的第二基极。
全文摘要
一种用于启动带隙基准电路的启动电路。还公开了一种带隙基准电路，其包括正电源节点和包括连接至正电源节点的源极的PMOS晶体管。启动电路被设置成在带隙基准电路启动阶段期间被开启以及在该启动阶段之后被关闭。该启动电路包括开关，该开关被设置成在启动阶段期间PMOS晶体管的栅极和漏极互相连接以及在启动阶段之后PMOS晶体管的栅极与PMOS晶体管的漏极断开。
文档编号G05F3/24GK101989096SQ201010203820
公开日2011年3月23日 申请日期2010年6月12日 优先权日2009年7月31日
发明者李嘉富, 李谷桓 申请人:台湾积体电路制造股份有限公司