一种用于集成电路的带隙基准源电路的制作方法
【专利摘要】本实用新型公开了一种用于集成电路的带隙基准源电路，包括：第一至第十六PMOS管、第一至第四NMOS管、运算放大器、第一电阻、第二电阻以及第一至第四三极管。能有效消除因基极电流导致的基准电压温度系数较大的现象。
【专利说明】一种用于集成电路的带隙基准源电路
【技术领域】
[0001]本实用新型涉及一种用于集成电路的带隙基准源电路。
【背景技术】
[0002]电压基准源作为一个独立的功能模块被广泛地应用于模拟及数模混合集成电路中，其性能决定了整个芯片的可靠性。电压基准源的电路结构有很多，带隙基准源应用广泛。
[0003]传统的带隙基准源由于基极电流的存在，将会影响三级管的集电极的电流密度，不能保证运算放大器输入端的两个支路上三级管集电极电流的一致性，从而导致了较大的基准电压温漂系数，需要进行基极电流补偿。
实用新型内容
[0004]本实用新型的目的在于提供一种用于集成电路的带隙基准源电路，能有效消除因基极电流导致的基准电压温度系数较大的现象。
[0005]实现上述目的的技术方案是:
[0006]一种用于集成电路的带隙基准源电路，包括:第一至第十六PMOS管、第一至第四NMOS管、运算放大器、第一电阻、第二电阻以及第一至第四三极管，其中，
[0007]所述第一 PMOS管的源极接电源，栅极接所述运算放大器的输出端，漏极接所述第二 PMOS管的源极；
[0008]所述第二 PMOS管、第四PMOS管、第六PMOS管、第八PMOS管、第十PMOS管、第十二PMOS管、第十四PMOS管和第十六PMOS管各自的栅极相接；
[0009]所述第二 PMOS管的漏极接所述第一三极管的发射极；
[0010]所述第三PMOS管的源极接电源，漏极接所述第四PMOS管的源极，栅极接所述第三NMOS管的漏极；
[0011 ] 所述第四PMOS管的漏极接所述第三NMOS管的漏极；
[0012]所述第五PMOS管的源极接电源，栅极接所述第三PMOS管的栅极，漏极接所述第六PMOS管的源极；
[0013]所述第六PMOS管的漏极接所述第二三极管的发射极；
[0014]所述第七PMOS管的源极接电源，栅极接所述运算放大器的输出端，漏极接所述第八PMOS管的源极；
[0015]所述第八PMOS管的漏极接所述第二三极管的发射极；
[0016]所述第九PMOS管的源极接电源，栅极接所述运算放大器的输出端，漏极接所述第十PMOS管的源极；
[0017]所述第十PMOS管的漏极通过所述第一电阻接所述第三三极管的发射极；
[0018]所述第十一 PMOS管的源极接电源，栅极接所述运算放大器的输出端，漏极接所述第十二 PMOS管的源极；
[0019]所述第十二 PMOS管的漏极通过所述第二电阻接所述第四三极管的发射极；
[0020]所述第十三PMOS管的源极接电源，栅极接所述第三PMOS管的栅极，漏极接所述第十四PMOS管的源极；
[0021]所述第十四PMOS管的漏极接所述第四三极管的发射极；
[0022]所述第十五PMOS管的源极接电源，栅极接所述第三PMOS管的栅极，漏极接所述第十六PMOS管的源极；
[0023]所述第十六PMOS管的漏极接所述第三三极管的发射极；
[0024]所述第一 NMOS管的漏极接所述第一三极管的基极，栅极接所述第一三极管的发射极，源极接所述第二 NMOS管的漏极；
[0025]所述第二 NMOS管的源极接地，栅极接所述第一三极管的基极；
[0026]所述第三NMOS管的源极接所述第四NMOS管的漏极，栅极接所述第一三极管的发射极；
[0027]所述第四NMOS管的源极接地，栅极接所述第一三极管的基极；
[0028]所述第一三级管的集电极接地，所述第二三极管、第三三极管和第四三极管各自的集电极和基极接地；
[0029]所述运算放大器的反相输入端接所述第二三极管的发射极，同相输入端通过所述第一电阻接所述第三三极管的发射极；
[0030]所述第十二 PMOS管的漏极为基准电压输出端。
[0031]上述的用于集成电路的带隙基准源电路中，所述第一至第四三极管的特性、发射结面积均相同。
[0032]本实用新型的有益效果是:本实用新型通过精确采样待补偿的基极电流，能有效消除因基极电流导致的基准电压温度系数较大的现象。
【专利附图】
【附图说明】
[0033]图1是本实用新型的用于集成电路的带隙基准源电路的电路图。
【具体实施方式】
[0034]下面结合附图，对本实用新型作进一步详细说明。
[0035]如图1所示，本实用新型的用于集成电路的带隙基准源电路，包括:第一至第十六PMOS管、第一至第四NMOS管、运算放大器、第一电阻、第二电阻以及第一至第四三极管，其中，
[0036]第一 PMOS管Ml的源极接电源VDDA，栅极接运算放大器A1的输出端，漏极接第二PMOS管M2的源极；
[0037]第二 PMOS管M2、第四PMOS管M4、第六PMOS管M6、第八PMOS管M8、第十PMOS管M10、第十二 PMOS管M12、第十四PMOS管M14和第十六PMOS管M16各自的栅极相接，作为偏置电压端；
[0038]第二 PMOS管M2的漏极接第一三极管Q1的发射极；
[0039]第三PMOS管M3的源极接电源，漏极接第四PMOS管M4的源极，栅极接第三NMOS管M3的漏极；
[0040]第四PMOS管M4的漏极接第三NM0S管M3的漏极；
[0041]第五PM0S管M5的源极接电源，栅极接第三PM0S管M3的栅极，漏极接第六PM0S管M6的源极；
[0042]第六PM0S管M6的漏极接第二三极管Q2的发射极；
[0043]第七PM0S管M7的源极接电源，栅极接运算放大器A1的输出端，漏极接第八PM0S管M8的源极；
[0044]第八PM0S管M8的漏极接第二三极管Q2的发射极；
[0045]第九PM0S管M9的源极接电源，栅极接运算放大器A1的输出端，漏极接第十PM0S管M10的源极；
[0046]第十PM0S管M10的漏极通过第一电阻R1接第三三极管Q3的发射极；
[0047]第十一 PM0S管的Mil源极接电源，栅极接运算放大器A1的输出端，漏极接第十二PM0S管M12的源极；
[0048]第十二 PM0S管M12的漏极通过第二电阻2接第四三极管Q4的发射极；
[0049]第十三PM0S管M13的源极接电源，栅极接第三PM0S管M3的栅极，漏极接第十四PM0S管M14的源极；
[0050]第十四PM0S管M14的漏极接第四三极管Q4的发射极；
[0051]第十五PM0S管M15的源极接电源，栅极接第三PM0S管M3的栅极，漏极接第十六PM0S管M16的源极；
[0052]第十六PM0S管M16的漏极接第三三极管Q3的发射极；
[0053]第一 NM0S管M21的漏极接第一三极管Q1的基极，栅极接第一三极管Q1的发射极，源极接第二 NM0S管M22的漏极；
[0054]第二 NM0S管M22的源极接地，栅极接第一三极管Q1的基极；
[0055]第三NM0S管M23的源极接第四NM0S管M24的漏极，栅极接第一三极管Q1的发射极；
[0056]第四NM0S管N24的源极接地，栅极接第一三极管Q1的基极；
[0057]第一三级管Q1的集电极接地，第二三极管Q2、第三三极管Q3和第四三极管Q4各自的集电极和基极接地；
[0058]运算放大器A1的反相输入端接第二三极管Q2的发射极，同相输入端通过第一电阻R1接第三三极管Q3的发射极；
[0059]第十二 PM0S管M12的漏极为基准电压输出端。
[0060]第一至第四三极管Q1至Q4的特性、发射结面积均相同。原理如下:
[0061]第五PM0S管至第十二 PM0S管(M5-M12)、运算放大器A1、第二至第四三极管(Q2、Q3、Q4)为基准源的核心电路，生成基准电压。其余的电气部件构成补偿电路。第一、第二PM0S管Ml、M2为共源共栅电流镜结构，镜像第二三极管Q2(或者第三三极管Q3或第四三极管Q4)的发射极电流，通过第一三极管Q1采样待补偿的基极电流，通过第一至第四NM0S管(M21-M24)构成的共源共栅电流镜镜像待补偿的基极电流，然后通过第三至第六PM0S管(M3-M6)构成的共源共栅电流镜镜像，对第二三极管Q2补偿电流IA。同时，分别通过共源共栅结构(M13和M14，或者M15和M16)给第三三极管Q3和第四三极管Q4补偿电流IA。通过推导，可知电流IA等于待补偿三极管的基极电流。
[0062]以上所述仅是本实用新型的一种实施方式，应当指出，对于本领域普通技术人员来说，在不脱离本实用新型创造构思的前提下，还可以做出若干相似的变形和改进，这些也应视为本实用新型的保护范围之内。
【权利要求】
1.一种用于集成电路的带隙基准源电路，其特征在于，包括:第一至第十六PMOS管、第一至第四NMOS管、运算放大器、第一电阻、第二电阻以及第一至第四三极管，其中， 所述第一 PMOS管的源极接电源，栅极接所述运算放大器的输出端，漏极接所述第二PMOS管的源极； 所述第二 PMOS管、第四PMOS管、第六PMOS管、第八PMOS管、第十PMOS管、第十二 PMOS管、第十四PMOS管和第十六PMOS管各自的栅极相接； 所述第二 PMOS管的漏极接所述第一三极管的发射极； 所述第三PMOS管的源极接电源，漏极接所述第四PMOS管的源极，栅极接所述第三NMOS管的漏极； 所述第四PMOS管的漏极接所述第三NMOS管的漏极； 所述第五PMOS管的源极接电源，栅极接所述第三PMOS管的栅极，漏极接所述第六PMOS管的源极； 所述第六PMOS管的漏极接所述第二三极管的发射极； 所述第七PMOS管的源极接电源，栅极接所述运算放大器的输出端，漏极接所述第八PMOS管的源极； 所述第八PMOS管的漏极接所述第二三极管的发射极； 所述第九PMOS管的源极接电源，栅极接所述运算放大器的输出端，漏极接所述第十PMOS管的源极； 所述第十PMOS管的漏极通过所述第一电阻接所述第三三极管的发射极； 所述第十一 PMOS管的源极接电源，栅极接所述运算放大器的输出端，漏极接所述第十二 PMOS管的源极； 所述第十二 PMOS管的漏极通过所述第二电阻接所述第四三极管的发射极； 所述第十三PMOS管的源极接电源，栅极接所述第三PMOS管的栅极，漏极接所述第十四PMOS管的源极； 所述第十四PMOS管的漏极接所述第四三极管的发射极； 所述第十五PMOS管的源极接电源，栅极接所述第三PMOS管的栅极，漏极接所述第十六PMOS管的源极； 所述第十六PMOS管的漏极接所述第三三极管的发射极； 所述第一 NMOS管的漏极接所述第一三极管的基极，栅极接所述第一三极管的发射极，源极接所述第二 NMOS管的漏极； 所述第二 NMOS管的源极接地，栅极接所述第一三极管的基极； 所述第三NMOS管的源极接所述第四NMOS管的漏极，栅极接所述第一三极管的发射极； 所述第四NMOS管的源极接地，栅极接所述第一三极管的基极； 所述第一三级管的集电极接地，所述第二三极管、第三三极管和第四三极管各自的集电极和基极接地； 所述运算放大器的反相输入端接所述第二三极管的发射极，同相输入端通过所述第一电阻接所述第三三极管的发射极； 所述第十二 PMOS管的漏极为基准电压输出端。
2.根据权利要求1所述的一种用于集成电路的带隙基准源电路，其特征在于，所述第一至第四三极管的特性、发射结面积均相同。
【文档编号】G05F1/56GK204256579SQ201420854337
【公开日】2015年4月8日 申请日期:2014年12月25日 优先权日:2014年12月25日
【发明者】赵阳 申请人:上海华群实业股份有限公司