本发明涉及一种能隙参考电路。
背景技术：
：能隙参考电路用于产生准确的输出电压。能隙参考电路所产生的输出电压不会受制造工艺、供应电源和温度变化的影响。因此，能隙参考电路可广泛使用于各种的模拟电路和数字电路中，这些电路在运作时需要准确的参考电压。图1例示一常见的能隙参考电路100。参照图1，该能隙参考电路100包含PMOS晶体管M1、M2和M3，一运算放大器OP，电阻R1和R2以及双极性晶体管(bipolartransistor)Q1、Q2和Q3。当忽略基极电流时，该能隙参考电路100的输出电压VOUT可以表示为:VOUT=VEB3+VT×lnN×(R2R1)---(1)]]>其中，VEB3为双极性晶体管Q3的发射极-基极间电压差，VT为室温时的热电压(thermalvoltage)，N为双极性晶体管Q2的发射极面积(emitterarea)和双极性晶体管Q1的发射极面积的比例。如方程式(1)所示，在调整电阻R2和R1的阻值比例后，该能隙参考电路100可以提供具有零温度系数的稳定输出电压VOUT。该电压VOUT的电压电平约为1.25V，接近于硅能隙(energygap)的电子伏(electronvolt)，亦即，硅能隙参考电压。参照图1，使该能隙参考电路100能维持正常运作的供应电源VDD的最低电压电平为:VDD=|VDS|+VEB3+VT×lnN×(R1R2)---(2)]]>其中∣VDS∣为PMOS晶体管M1的漏极-源极间电压差。由方程式(2)中可发现，由于VEB3的电压电平约为0.7V，该供应电源VDD的电压电平须大于1.8V方能使该能隙参考电路100维持正常运作。技术实现要素：本发明目的在于提供一种能隙参考电路，以产生具有稳定的输出电压。依据本发明一实施例，该能隙参考电路包含一第一电流源、一第二电流源、一第三电流源、一第四电流源、一运算放大器、一第一双极性晶体管、一分压电路、一第二双极性晶体管、一第三双极性晶体管、一第一电阻及一第二电阻。该运算放大器电气连接至第一至第四电流源。该第一双极性晶体管具有电气连接至该第一电流源的一发射极，和具有电气连接至一接地电压的一基极和一集电极。该分压电路电气连接于该第一双极性晶体管的该发射极和该基极之间，该分压电路提供比例于该第一双极性晶体管的发射极-基极间电压差的一偏压电压。该第二双极性晶体管具有用以接收该偏压电压的一基极，具有电气连接至该第二电流源的一发射极，和具有电气连接至该接地电压的一集电极。该第三双极性晶体管具有电气连接至该接地电压的一集电极和一基极。该第一电阻电气连接于该第三电流源和该第三双极性晶体管的一发射极之间。该第二电阻电气连接于该第四电流源和该接地电压之间。该第四电流源和该第二电阻的一交叉点提供一能隙参考电压。附图说明图1例示一常见的能隙参考电路。图2显示结合本发明一实施例的能隙参考电路的电路图。附图标记说明100能隙参考电路200能隙参考电路22电流源单元24分压电路M1,M2,M3,M4PMOS晶体管OP运算放大器Q1,Q2,Q3,Q4双极性晶体管R1,R2,R3,R4电阻具体实施方式图2显示结合本发明一实施例的能隙参考电路200的电路图。如图2所示，该能隙参考电路200包含一电流源单元22、一分压电路24、一运算放大器OP、电阻R1和R2以及多个双极性晶体管Q1、Q2和Q3。该电流源单元22用以提供稳定的电流I1、I2、I3及I4。在本实施例中，该电流源单元22是由四个PMOS晶体管M1、M2、M3和M4所组成的一电流镜单元。参照图2，这些PMOS晶体管M1、M2、M3及M4中的每个具有电气连接至一供应电源VDD的一源极和具有电气连接至该运算放大器OP的一输出端的一栅极。由于这些PMOS晶体管M1、M2、M3及M4的栅极连接在一起，且PMOS晶体管M1、M2、M3及M4的源极电性连接至共同的供应电源VDD，流过PMOS晶体管M1的电流I1、流过PMOS晶体管M2的电流I2、流过PMOS晶体管M3的电流I3及流过PMOS晶体管M4的电流I4会正比于PMOS晶体管的宽长比(W/Lratio)。参照图2，该双极性晶体管Q1具有电气连接至该PMOS晶体管M1的漏极和该分压电路24的一发射极，和具有电气连接至一接地端的一基极和一集电极。该双极性晶体管Q2具有电气连接至该PMOS晶体管M2的漏极的一发射极，具有电气连接至来自该分压电路24的一电压VA的一基极，和具有电气连接至该接地端的一集电极。该双极性晶体管Q3具有电气连接至该接地端的一集电极和一基极。该电阻R1电气连接于该PMOS晶体管M3的一漏极和该双极性晶体管Q3的一发射极之间。如图2所示，该运算放大器OP具有电气连接至该PMOS晶体管M3的该漏极的一正输入端，具有电气连接至该PMOS晶体管M2的该漏极的一负输入端，和具有电气连接至这些PMOS晶体管M1、M2、M3及M4的栅极的一输出端。该放大器OP和PMOS晶体管M2和M3构成一负反馈回路，使得输入端电压VD1和VD3实质上相同。因此，电压VD1和VD3可表示为:VD1＝VD3＝VA+VEB2＝VEB3+I3×R1(3)其中，VEB2为该双极性晶体管Q2的发射极-基极间电压差，VEB3为双极性晶体管Q3的发射极-基极间电压差。参照图2，该分压电路24电气连接至该双极性晶体管Q1的该发射极。在本实施例中，该分压电路24是由两个串联连接的电阻R3和R4所组成。因此，该分压电路24提供的电压VA比例于该双极性晶体管Q1的发射极- 基极间电压差，故该电压VA可以表示为:VA=VEB1×R4R3+R4---(4)]]>其中，VEB1为该双极性晶体管Q1的发射极-基极间电压差。据此，方程式(2)套入方程式(4)后可重新整理为:I3×R1=VA+VEB2-VEB3=VEB1×(R4R3+R4)+VT×lnN---(5)]]>其中，VT为室温时的热电压(thermalvoltage)，N为双极性晶体管Q3的发射极面积和双极性晶体管Q2的发射极面积的比例。在本实施例中，流过该双极性晶体管Q2的电流和流过该双极性晶体管Q3的电流会调整为实质上相同。因此，流过该电阻R1的电流I3可表示为:I3=1R1×((VEB1×(R4R3+R4)+VT×lnN))---(6)]]>由于热电压VT具有值为0.085mV/℃的正温度系数，而该双极性晶体管Q1的发射极-基极间电压差具有值为-2mV/℃的负温度系数，故根据方程式(6)电流I3的温度系数可调整为正温度系数或负温度系数。当N值增加时，该电流I3可获得正温度系数。当分压电路24的比例增加(亦即R4/(R3+R4)的比例增加)时，该电流I3可获得负温度系数。该电流I3也能藉由调整N值和分压电路24的比例得到实质为零的温度系数。为了提供具有实质为零的温度系数的一稳定参考电压，如图2所示，该能隙参考电路200包含电气连接于该PMOS晶体管M4的该漏极和该接地端之间的电阻R2。依此组态，该能隙参考电路200的输出电压VREF可表示为:VREF＝I4×R2(7)在本实施例中，流过双极性晶体管Q1、Q2和Q3电压的电流实质上相同。该电流源单元22中的PMOS晶体管M1、M2、M3和M4的宽长比设定为2:1:1:1。因此，电流I2、I3和I4实质上相同，而电流I1会是电流I2的两倍。由于电流I3和电流I4具有相同的电流值，将方程式(6)套入方程式(7)后可重新整理为:VREF=(R2R1)×((VEB1×(R4R3+R4)+VT×lnN))---(8)]]>根据方程式(8)，该电压VREF的温度系数可藉由N值的增加而调整为 正温度系数。该电压VREF的温度系数可藉由该分压电路24的比例的增加(VA增加)而调整为负温度系数。当N值、该分压电路24的比例和电阻R2对R1的比例适当地选择后，该能隙参考电路200可获得具有零温度系数和对温度为低敏感度的输出电压VREF。此外，与现有技术相比，图2的该能隙参考电路200可工作在较低的供应电源电压电平。回到方程式(1):VOUT=VEB3+VT×lnN×R1R2---(1)]]>从方程式(1)可发现为获得零温度系数，现有的能隙参考电路的输出电压VOUT的电压电平会限制在1.25V。然而，参照方程式(8)，本发明所揭示的能隙参考电路的输出电压VREF的电压电平可减少至0.7V以下。参照图2，电阻R2是直接连接于接地端，而不是如图1所示连接于双极性晶体管Q3。因此，该能隙参考电路200的输出电压VREF可藉由选择不同的电阻R2来调整电压电平。藉由本发明所揭示的能隙参考电路的组态，输出电压VREF的电压电平可调整为0V至0.64V。由于输出电压VREF的电压电平下降，该供应电源VDD的电压电平可低至1V以下。本发明的技术内容及技术特点已揭示如上，然而本领域技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修饰，并为本发明的权利要求所涵盖。当前第1页1 2 3