专利名称：半导体集成电路及其设计方法
技术领域：
本发明涉及一种半导体集成电路的电源结构及电源设计方法，且此半导体集成电路的电源结构及电源设计方法是在由多层布线构成的半导体集成电路的平面布置设计中，规定出有可能发生电子漂移(EM)的部位，从而实现使电子漂移发生的可能性降低的平面布置。
背景技术：
以往，在半导体集成电路平面布置的电源设计中，曾在IO端子的内侧将电源VDD及接地VSS做成一对环状电源。考虑到布线的收束性，此时所使用的布置层的纵向及横向分别属于不相同的布置层。
图1中显示的是以往的半导体集成电路的环状电源及IO-环状电源间的电源布线结构。根据图1所示，在IO端子区域1的内侧形成了环状电源3及4。纵向环状电源3和横向环状电源4之间通过接线孔(接线柱)5相互连接。在这里将内环设定为VDD，将外环设定为VSS，但也可以与之相反。连接纵向环状电源3和电源(VDD)供给端子2的电源布线7，为了避免短路被设置在和纵向环状电源3不同的布置层里。同样的，连接横向环状电4和电源供给端子的电源布线6，也为了避免短路被设置在和横向环状电源4不同的布置层里。
在图1中，当纵向电源的布置层设定为Mx，横向电源的布置层设定为Mx-1时，为了避免短路，从IO向纵向环状电源(Mx)连接的电源布线7的布置层为Mx-1，从IO向横向环状电源(Mx-1)连接的电源布线6的布置层为Mx。
并且，每个布置层的电流容许值一般来说都是靠上侧的布置层较大(即Mx＞Mx-1)，如果流过最大电流的IO-环状电源间的电源布线所在的布置层不是靠上侧的布置层，那么一旦流过超过电流容许值的电流，就有引起电子漂移而导致断线的危险(图1中的7是危险部位)。
因此，以往，作为防止电子漂移的对策采用的是增大IO-环状电源间的布线宽度、增加接线孔数量等方法。
而另一方面，因为伴随着制作工艺的精细化，各布置层的最大布线宽度有减小的倾向，所以一般都将细小的电源制作成多孔网状，并且从制作所花费的工时方面考虑，网状及带状电源之间的间距最好是一定的(参照专利文献1)。
这时，由于电路块的设置位置、电路块内部的电源结构等原因，导致无法制作足够数量接线柱的部分产生。如上所述，当无法制作足够数量的接线柱时，也会致使超过接线孔的电流容许值，引起电子漂移的可能性提高。
因此，以往，也提出了作为防止电子漂移对策的在具有备用容量的接线孔部位上有效地进行布线设计的方法(参照专利文献2)。
专利文献1日本国专利公开平7-283378号公报(平7即1995年)专利文献2日本国专利公开2003-318260号公报(发明所要解决的课题)近年来，由于半导体制作工艺的精细化，集积在芯片上的电路规模(机能)在飞跃式增大。然而，端子数量的削减远不及由于制作工艺的精细化而引起的电路集积度的提高速度，由端子数决定芯片尺寸的情况在不断增加。
在削减端子的数量时，削减的多为电源端子。在削减了电源端子后，所出现的课题有电压下降及电子漂移。
发明内容
本发明的目的在于通过调整电源结构使电子漂移的发生降低的同时，削减因此所花费的工时。
(解决课题的方法)为了解决上述课题，首先作为第一发明，在半导体集成电路的平面布置工序中制作电源布线时，事先用最上面的布置层(Mx)制作IO-环状电源间的电源布线，并用位于其下一层的布置层(Mx-1)制作在环状电源上容易和上述电源布线发生短路的部位。
还有，作为第二发明，在半导体集成电路的平面布置工序中制作电源布线时，通过使成为一对布线的环状电源VDD和VSS在角部十字交叉，并在其十字交叉部位设置电源供给IO，从而使环状电源的结构在以往结构的基础上不发生改变的同时，用最上面的布置层(Mx)制作IO-环状电源间的电源布线。不过，根据电流值的大小，没有必要一定要限用最上层。
还有在此结构的基础上，还能够向半导体集成电路内部均匀供电的是第三发明。
第四发明，是在半导体集成电路的平面布置工序中制作电源布线时，在从电源供给IO向环状电源连接的时候，通过使从电源供给IO引出的布线分支成多条后再与环状电源连接的方法，使电流的密度得以分散。
第五发明，是在实施第四发明时，通过在连接到环状电源之前，用多层布线层进行布线设置，并且用接线孔进行连接的方法，使电流密度较第四发明变得更为分散。
第六发明，是在半导体集成电路的平面布置工序中制作电源布线时，从电源供给IO向环状电源连接的时候，在相邻的同电位的电源布线有多条的情况下，通过在连接到环状电源之前，将相邻的同电位的电源布线连接成网状的方法，使电流的密度得以分散。
第七发明，是在实施第六发明时，通过在连接到环状电源之前，用多层布线层进行布线设置，并且用接线孔进行连接的方法，使电流密度较第四发明变得更为分散。
第八发明，是在实施第四发明时，通过也同时实施第六发明的方法，使电流的密度得以分散。
第九发明，是在实施第八发明时，通过在连接到环状电源之前，用多层布线层进行布线设置，并且用接线孔进行连接的方法，使电流密度较第四发明变得更为分散。
第十发明，是在例如以往的结构中，制作好环状电源及IO-环状电源间的电源布线后，在有超过电流容许值的部位出现时，改变电源结构，使其可容纳在容许值内的方法。
第十一发明，是在制作电源布线的工序中首先在做好电源布线后，预先确认电流容许值，根据电源布线上的接线柱的数量及形状，当有超过电流容许值的可能性时，通过选择适当的接线柱的数量及形状来制作接线柱，从而防止电子漂移发生的方法。
第十二发明，是在制作电源的工序中，事先做好电源及接线柱后，在电路块及IP等内部的电源结构和芯片为一定间距的电源结构连接时，在由于无意识做成的接线柱而有超过电流容许值的可能性发生时，通过对上述部位的接线孔的数量进行修改及将不必要的接线孔进行削除，从而使超出电流容许值的现象得以避免的方法。
第十三发明，是在发生了与第十二发明相同的状况时，不对接线柱进行修改，而是对能够确保其接线柱数可容纳在电流容许值内的区域进行检索，并使芯片为一定间距的电源结构得以改变的方法。
第十四发明，是在即使实施了第十一～第十三发明后，仍有超过电流容许值的部位出现时，通过改变发生部位的布线宽度、布线长度和布置层等，从而使其控制在电流容许值以内，并使电子漂移发生的可能性得以抑制的方法。
第十五发明，是在实施第十发明时，在事先规定的布线密度的范围内改变布线结构的方法。
(发明的效果)根据第一发明所涉及的半导体集成电路的环状电源及IO-环状电源间的布线结构，能够使在流过最大电流部位所发生的电子漂移的几率大幅度下降。还有，在此结构中并没有因布线数的增加等原因对其面积产生影响。
还有，在第二发明中，因为环状电源的结构在以往结构的基础上没有发生改变，且能够用电流容许值大的布置层构成IO-环状电源间的布线层，则不需要再对环状电源的布置层进行更改的同时，就可以使接线柱的数量减少，所以也能够避免布线的混乱。
还有，在第三发明中，在抑制电子漂移、避免布线混乱的同时，向半导体集成电路内部均匀地供电也将成为可能。
还有，根据第四发明，分散从电源供给IO向环状电源上连接的布线处的电流密度，从而使电子漂移产生几率的降低成为可能。
还有，根据第五发明，通过用多层布置层重叠布线的方法对从电源供给IO向环状电源上连接的布线进行布线设置，从而分散电流的密度，并能够使电子漂移产生的几率比第四发明还要低。
还有，根据第六发明，在用多条以上连接且同电位的布线相邻时，通过将从电源供给IO向环状电源上连接的布线设置成为网状的方法，使电流的密度得以分散，从而能够使电子漂移产生的几率比第四发明还要低。
还有，根据第七发明，通过用多层布置层重叠布线的方法对从电源供给IO向环状电源上连接的布线进行布线设置，能够使电子漂移产生的几率比第六发明还要低。
还有，根据第八发明，通过分散从电源供给IO引出的布线与环状电源相连接的部位、及从电源供给IO向环状电源连接的布线的电流密度，从而能够使电子漂移产生的几率比第四及第六发明还要低。
还有，根据第九发明，通过用多层布置层重叠布线的方法对从电源供给IO向环状电源上连接的布线进行布线设置，能够使电子漂移产生的几率比第八发明还要低。
还有，根据第十发明，能够削减在后面工序中因违反电流容许值而造成的电源修正、配置布线修改等所花费的工时。
还有，根据第十一发明，通过事先规定出电子漂移发生可能性高的部位并对其进行处理的方法，不仅能够抑制电子漂移，还能够削减在后面工序中因违反电流容许值而造成的电源修正、配置布线修改等花费的工时。
还有，根据第十二发明，通过规定出伴随平面布置的改变而出现的违反电流容许值的部位并对其进行处理的方法，不仅能够抑制电子漂移，还能够削减电源修正、配置布线修改等所花费的工时。
还有，根据第十三发明，不仅能够抑制电子漂移、加强对电路块及IP等的供电，还能够削减在后面工序中因违反电流容许值而造成的电源修正、配置布线修改等所花费的工时。
还有，根据第十四发明，不仅能够抑制电子漂移、加强对电路块及IP等的供电，还能够削减在后面工序中因违反电流容许值而造成的电源修正、配置布线修改等所花费的工时。
还有，根据第十五发明，因为事先确认了以往在后面工序中才需要确认的布线密度设计规则，所以能够减少返工。
图1是显示在以往的半导体集成电路里环状电源结构的平面图。
图2是显示在本发明的半导体集成电路里其中的一个环状电源结构的平面图。
图3是显示本发明的另一个环状电源结构的平面图。
图4是显示本发明的又一个环状电源结构的平面图。
图5是显示本发明的又一个环状电源结构的放大平面图。
图6是显示本发明的又一个环状电源结构的放大平面图。
图7是显示本发明的又一个环状电源结构的放大平面图。
图8是显示本发明的又一个环状电源结构的放大平面图。
图9是显示本发明的又一个环状电源结构的放大平面图。
图10是显示本发明的又一个环状电源结构的放大平面图。
图11是本发明所涉及的半导体集成电路的设计流程图。
图12是显示根据图11的流程所设计的一个电源设计结果的平面图。
图13是显示根据图11的流程在设计进行中所示状态的平面图。
图14是显示根据图11的流程对图13进行修正后结果的平面图。
图15是显示根据图11的流程对图13的布线间距进行修改后结果的平面图。
图16是显示根据图11的流程对图15的布线宽度进行修改后结果的平面图。
(符号说明)VDD电源VSS接地1 IO端子区域2 电源供给端子3 VDD、VSS金属环状电源(Mx)
4VDD、VSS金属环状电源(Mx-1或Mx+1)5连接3和4的接线孔(接线柱)6连接电源供给端子和金属环状电源的布线(Mx)7连接电源供给端子和金属环状电源的布线(Mx-1或Mx+1)8环状电源Mx9连接电源供给端子和金属环的电源(Mx)10 对布置层进行了改变的环状电源部11 IO端子区域12 电源供给端子13 VDD、VSS金属环状电源(Mx)14 VDD、VSS金属环状电源(Mx-1或Mx+1)15 连接13和14的接线孔(接线柱)16 连接电源供给端子和金属环的电源布线(Mx)17 制作平面布置图的步骤18 制作电源的步骤19 初步布置(周密布置)步骤20 电子漂移检测步骤21 各布置层电流容许值表22 平面布置设计规则23 布线密度确认步骤24 电源结构修正步骤25 电路块及IP的外框26 芯片电源1(VDD)27 芯片电源1(VSS)28 芯片电源2(VDD)29 芯片电源2(VSS)30 电路块内部的电源图案131 电路块内部的电源图案232 连接芯片电源和电路块内部电源的接线柱(VDD)33 连接芯片电源和电路块内部电源的接线柱(VSS)
34超过电流容许值的接线柱例(VSS)35超过电流容许值的接线柱例(VDD)36移动后的芯片电源(VDD)37移动后的芯片电源(VSS)38在移动后的芯片电源上设置的接线柱(VDD)39在移动后的芯片电源上设置的接线柱(VSS)40移动前的芯片电源间距41、42移动后的芯片电源间距43布线宽度变更后的芯片电源(VDD)44布线宽度变更后的芯片电源(VSS)45在布线宽度变更后的芯片电源上设置的接线柱(VDD)46在布线宽度变更后的芯片电源上设置的接线柱(VSS)50布线工序具体实施方式
图2是本发明所涉及的半导体集成电路的环状电源及IO-环状电源间的电源布线结构图。与图1所示的以往的例子相比，图1中由布置层(Mx-1)构成的IO-环状电源间的电源布线7变更为由靠上的布置层(Mx)构成的IO-环状电源间的电源布线9，为了防止由靠上的布置层(Mx)构成的环状电源8和IO-环状电源间电源布线9之间的短路，环状电源8上发生短路部位10所在的布置层变更为Mx-1。
根据图2的结构，因为能够用电流容许值大的靠上的布置层构成流过最大电流值的IO-环状电源间的部位9，所以可以实现使电子漂移发生的可能性得以抑制的效果。
图3显示的是本发明的另一个环状电源结构。在图3中，11是IO端子区域、12是电源供给端子、13是VDD、VSS金属环状电源(Mx)、14是VDD、VSS金属环状电源(Mx-1或Mx+1)、15是连接13和14的接线孔(接线柱)、16是连接电源供给端子和金属环的电源布线(Mx)。与图1所示的以往的例子相比，在图3的角部(虚线圆圈部)使VDD和VSS的环状电源13、14交叉，从而形成了在横向布线处VDD在外侧，在纵向布线处VSS在外侧的结构。在这里，环状电源的纵向布线13设置为最上侧的布置层(Mx)，横向布线14设置为位于其下一层的布置层(Mx-1)。VDD和VSS也可以相反设置。
根据图3的结构，在角部产生了环状电源13、14的高低差异，通过根据此高低差异的部分设置电源供给端子12，从而能够用最上侧的布置层(不过，根据电流值的大小，没有必要一定要限制用最上层)构成流过最大电流值的IO-环状电源间的布线16，并可以实现抑制电子漂移的效果。
图4显示的是本发明的又一个环状电源结构。在图4中，根据环状电源13、14的高低差异部位，在角部设置了VDD及VSS的电源供给端子12。通过这样设置，由于形成了从一个芯片的四个角进行供电的结构，所以在保持IO-环状电源间的布线16所在的布置层为最上层的同时，能够向半导体集成电路内部均匀地供电。
图5～图10是显示在图1的左边对连接电源供给端子2和纵向环状电源3的电源布线7进行了技术改进后的放大图。
图5是将从电源供给IO引出的布线分为两条时的图。在图5中，从电源供给IO向环状电源连接时，通过由原来的1比1变为1比2的方法，从而使电流流经的途径得以分散。按照此方法，能够分散在环状电源上集中流动的电流，并能够使电子漂移产生的几率得以降低。
图6是相对于图5而言，用多层布置层重叠布线的方法对从电源供给IO向环状电源上连接的布线进行布线设置后的图。按照此方法，由于从电源供给IO连接到环状电源上的布线所容许的电流密度较之图5有了提高，所以能够使电子漂移的发生几率比图5还要低。
图7显示的是从电源供给IO引出的同电位布线为三条布线时，将连接到环状电源上的三条布线设置为网状时的图。按照此方法，从电源供给IO向环状电源连接时，由于所容许的电流密度较之1比1时的连接状态有了提高，所以能够使电子漂移的发生几率降低。
图8是相对于图7而言，用多层布置层重叠布线的方法对从电源供给IO向环状电源上连接的布线进行布线设置后的图。按照此方法，由于从电源供给IO连接到环状电源上的布线所容许的电流密度较之图7有了提高，所以能够使电子漂移的发生几率比图7还要低。
图9显示的是把图5及图7组合在一起时的状态。从电源供给IO向环状电源连接时，通过由原来的1比1变为1比2的方法，使电流流经的途径分散，并且通过把从电源供给IO连接到环状电源上的布线设置成网状，从而在从电源供给IO向环状电源连接时，因为所容许的电流密度较之1比1时的连接状态有了提高，所以能够分散在环状电源上集中流动的电流，并能够大幅度降低电子漂移发生的几率。
图10是相对于图9而言，用多层布置层重叠布线的方法对从电源供给IO向环状电源上连接的布线进行布线设置后的图。通过用多层布置层重叠布线的方法对从电源供给IO向环状电源上连接的布线进行布线设置，从而使从电源供给IO连接到环状电源上的布线所容许的电流密度较之图9有了提高，所以能够使电子漂移的发生几率比图9还要低。
还有，图6、图8及图10中，在用多层布置层重叠设置的电源布线7的层和层之间，用接线孔进行连接(无图示)。
图11是本发明所涉及的半导体集成电路的设计流程图。在图11中，17是制作平面布置图的步骤、18是制作电源的步骤、19是初步布置(周密布置)步骤、20是电子漂移检测步骤、21是各布置层电流容许值表、22是平面布置设计规则、23是布线密度确认步骤、24是电源结构修正步骤、50是布线工序。根据图11，在步骤18中作成了初期电源后，运用各布置层电流容许值表21规定出超过电流容许值的部位，并使用该表21及平面布置设计规则22，经过布线密度确认步骤23，在电源结构修正步骤24中实现制作出满足电流容许值、平面布置设计规则及布线密度的电源结构。以下，对于根据图11的设计方法进行设计的具体实施例进行说明。
图12显示的是根据图11的流程所设计的一个电源设计结果。图12中，显示的是对于在集成块、电路块、IP等的内部具有独自连接用电源的部件进行电源连接的方法。在图12中，25是电路块的外框、26～29是芯片的网状电源或者带状电源、30、31是电路块内部的电源图案、32、33是连接芯片电源和电路块内部电源图案的接线柱。
根据图12，在电路块及IP上制作具有一定间距40的芯片内部用电源布线26、27。电源布线做好后，在制作接线柱之前，规定出超过电流容许值的部位，不在那些只能制作出违反电流容许值及平面布置设计规则的接线柱的部位(如图12中的电路块内部的电源图案30及31)上制作接线柱，在没有超过电流容许值的部位(如图12中的布线28、29上的接线柱32、33)上进行制作。根据此方法，因为事先避开了可能超过电流容许值的部位30、31，所以不仅能够抑制电子漂移的发生，还能够削减在后面工序中因违反电流容许值而造成的电源修正、配置布线修改等所花费的工时。
图13显示的是根据图11的流程进行设计中的状态，图14显示的是根据图11的流程对图13进行修正后的结果。首先，如图13所示，做好了电源布线后，在连接点上全都事先设置好接线柱。其后，应用图11的流程，通过削减超过电流容许值的接线柱34、35和发生DRC错误的接线柱，从而得到图14所示的结果。此方法，和图12所示的方法相比，在平面布置发生了变化时很有效果。在由于平面布置的改变而引起了电路块布置、电源布线方针、电流值的变化等情况时，对于新出现的违反电流容许值及平面布置设计规则的部位十分有效。
图15显示的是根据图11的流程对图13的布线间距进行改变后的结果。在图15中，41、42是变更后的芯片电源间距，36、37是移动后的芯片电源，38、39是在移动后的芯片电源上设置的接线柱。
在即使实施了上述的方法后仍存在超过电流容许值的部位时，改变电源布线(图13中的26、27)间一定的间距(图13中的40)，在能够制作出满足电流容许值的接线柱的部位上移动芯片一侧的电源布线(图15中的36、37)。根据此方法，电子漂移发生可能性很高的接线柱(图13中的34、35)将消失，同时还能够很好地实现从芯片内部用电源向电路块及IP的供电。还有，改变后的芯片一侧的电源间距41、42，没有必要相同。
图16显示的是根据图11的流程对图15的布线宽度进行改变后的结果。在即使实施了上述的方法后仍存在超过电流容许值的部位时，可以加大(图16中的43、44)布线的宽度(图15中的36、37、28、29)。还有，伴随着布线宽度的增大，接线柱的数量也随之增加(从图15中的38、39到图16中的45、46)。根据此方法，不仅能够抑制电子漂移的发生、加强向电路块及IP等的供电，还能够削减因违反电流容许值而造成的电源修正、配置布线修改等所花费的工时。
还有，根据图11的流程，因为在布线密度确认步骤23中事先确认了以往在后面工序中才需要确认的布线密度设计规则，所以能够减少返工。
(产业上的实用性)如以上所说明的那样，本发明所涉及的半导体集成电路及其设计方法，在使电子漂移的发生降低的同时，还能够削减因此所花费的工时，对于由多层布线构成的半导体集成电路及其平面布置设计等是很有用的。
权利要求
1.一种半导体集成电路，其特征在于在平面布置的电源设计工序中，具有在环状电源的一边上使用了多层金属层的结构。
2.一种半导体集成电路，其特征在于在平面布置的电源设计工序中，具有在不对环状电源的布置层进行改变的情况下，用最上侧的布置层将电源供给源和环状电源之间进行连接的结构。
3.根据权利要求2所述的半导体集成电路，其特征在于还具有向芯片均匀供电的结构。
4.一种半导体集成电路，其特征在于在平面布置的电源设计工序中，设置电源供给源和环状电源之间的布线时，具有从电源供给源开始分支成多条后连接到环状电源上的结构。
5.根据权利要求4所述的半导体集成电路，其特征在于具有用多层金属层设置电源供给源和环状电源之间的布线，且该多层金属层之间用多个接线孔进行连接的结构。
6.一种半导体集成电路，其特征在于在平面布置的电源设计工序中，设置电源供给源和环状电源之间的布线时，具有使连接到环状电源的布线和相邻的电源布线连接成网状的结构。
7.根据权利要求6所述的半导体集成电路，其特征在于具有用多层金属层设置电源供给源和环状电源之间的布线，且该多层金属层之间用多个接线孔进行连接的结构。
8.一种半导体集成电路，其特征在于在平面布置的电源设计工序中，设置电源供给源和环状电源之间的布线时，具有使连接到环状电源的布线和相邻的电源布线连接成网状，且该布线分支为多条后连接到环状电源上的结构。
9.根据权利要求8所述的半导体集成电路，其特征在于具有用多层金属层设置电源供给源和环状电源之间的布线，且该多层金属层之间用多个接线孔进行连接的结构。
10.一种半导体集成电路的设计方法，其特征在于在作为电源供给源的IO端子和环状电源之间，规定出超过电流容许值的部位，根据布置层的电流容许值，设置环状电源的布线，并对从IO端子向环状电源连接的电源布线的布置层进行改变及连接。
11.根据权利要求10所述的半导体集成电路的设计方法，其特征在于根据电流容许值各不相同的接线柱的形状及接线孔的数量，选择最适合的接线柱，加以使用。
12.根据权利要求10所述的半导体集成电路的设计方法，其特征在于在不考虑接线柱的电流容许值、形状及接线孔数量的情况下进行电源连接，规定出超过电流容许值的部位，并根据布置层的电流容许值对接线孔的数量进行更改及删除。
13.根据权利要求10所述的半导体集成电路的设计方法，其特征在于在电路块和IP等内部具有独自电源图案的集成块，与具有按照一定间距形成的电源图案的芯片电源连接时，在存在有可能超过电流容许值的部位的情况下，改变芯片的电源间距，以便能够确保最合适的接线柱个数。
14.根据权利要求11～13中任意一项所述的半导体集成电路的设计方法，其特征在于即使实施了上述的方法，仍存在超过电流容许值的部位时，通过改变芯片电源的位置、布线的宽度和长度，从而实现可以满足电流容许值的平面布置。
15.根据权利要求10所述的半导体集成电路的设计方法，其特征在于在对从IO端子向环状电源连接的电源布线的布置层进行改变及连接时，考虑布线的密度。
全文摘要
一种半导体集成电路及其设计方法，能够使电子漂移发生的可能性降低的同时，减少所需花费的工时。端子数量的削减远不及由于制作工艺的精细化而引起的电路集积度的提高速度，由端子数决定芯片尺寸的情况在不断增加。在削减端子数时，削减的多为电源端子。削减了电源端子后，流过每个电源端子的电流值增加，则存在由于超过布置层的电流容许值而导致设计上的返工，及制品完成后发生电子漂移(EM)的可能性。在半导体集成电路的平面布置工序中，在事先没有超过电流容许值的电源结构里制作电源。还有，电源作成后出现了超过容许电流值的现象时，以容许电流值、平面布置设计规则数据库、电源布线密度为基础改变电源结构，以使其不超过容许电流值。
文档编号G06F17/50GK1971912SQ20061013561
公开日2007年5月30日 申请日期2006年10月17日 优先权日2005年11月25日
发明者藤山幸司, 永谷宜启, 高桥厚 申请人:松下电器产业株式会社