专利名称：一种芯片电路的模拟测试方法和装置的制作方法
技术领域：
本发明涉及一种占用系统资源少的芯片电路的模拟测试方法和装置。
背景技术：
随着数字芯片技术的发展，芯片中所包括系统电路越来越趋于复杂，从而在芯片 设计阶段，就需要通过建模技术来构造建模电路，以模拟实际芯片电路工作情景，对芯片电 路的运行状况进行测试，确认设计的电路是否符合芯片的工作要求。请参照图1，传统的数 字芯片电路的模拟过程中往往会生成多个组合逻辑2，以及设于所述多个组合逻辑2之间 的时序电路4。其中，所述组合逻辑是用于实现一定的功能，其一般包括与或非门、MUX等基 本的电路单元。所述时序电路则一般是各种存储单元，比如缓存(buffer)，甚至是先入先出 存储队列单元(FIFO)等队列缓存器，用于为各组合逻辑的运算结果提供延时，以满足芯片 工作中的时序和频率需求。而建模则是通过模拟技术来模拟上述数字品片中的组合逻辑和 时序电路的工作样式，并输出虚拟结果，以使得研发人员可以根据所述输出的虚拟结果来 判断当前的数字芯片的设计方案是否合理。在对数字芯片进行建模的过程中，也会按照数字芯片的电路架构来构建模型，在 模型中包括与数字芯片中的组合逻辑相对应的功能函数模块，以及与时序电路相对应的进 程模块。在所述功能函数模块中，为了对应于实际的组合逻辑进行数据处理时产生的延时， 还需要增加额外的进程管理子模块来帮助模拟延迟。所述进程模块和进程管理子模块的延 迟可以通过计算机语言来实现，比如(C++)等。由于在功能函数中的进程管理子模块，以及进程模块中会包括各种各样的延迟计 算，因此对于管理数字模型的系统来说，需要分出大量的额外资源来分别管理这各种各样 的延迟，使得系统的稳定性降低。
发明内容
本发明实施例提供一种用于芯片电路测试的芯片电路的模拟测试方法，其特征在 于，包括根据芯片的电路结构中的多个组合逻辑，设定建模模型的进程架构，所述进程架 构中包括多个进程，所述多个进程与所述芯片的多个组合逻辑一一对应；根据芯片的电路 结构中的组合逻辑的功能，分别为所述多个进程设置一个或多个功能函数，并且根据芯片 的电路结构中的所述组合逻辑的处理时延，为所述进程设置延时函数，通过所述延时函数 对功能函数的处理结果进行延时，以使得所述进程的功能函数的处理结果的产生时间与所 述进程所对应的组合逻辑的数据处理时间相一致；通过缓存将所述功能函数的处理结果发 送给下一个进程；输出经过所有进程处理的最终处理结果，根据所述最终处理结果与预设 的结果进行比对，以判断芯片电路的有效性。本发明实施例还提供一种模拟测试装置。所述模拟测试装置包括进程架构模块、 函数设置模块、缓存管理模块、以及结果比对模块，其中，所述进程架构模块用于根据芯片 的电路结构中的多个组合逻辑，设定建模模型的进程架构，所述进程架构中包括多个进程，所述多个进程与所述芯片的多个组合逻辑一一对应；所述函数设置模块用于分别为所述多 个进程设置函数，其中，所述函数设置模块包括功能函数单元以及延时函数单元，所述功能 函数单元用于根据芯片的电路结构中的组合逻辑的功能为所述多个进程设置一个或多个 功能函数，所述延时函数单元用于根据芯片的电路结构中的每个组合逻辑的处理时延，为 每个进程设置延时函数，以使得每个进程的功能函数的处理结果的产生时间与进程所对应 的组合逻辑的数据处理时间相一致；所述缓存管理模块用于通过缓存将功能函数和延时函 数的处理结果发送给下一个进程；所述结果比对模块用于输出经过所有进程处理的最终处 理结果，根据所述最终处理结果与预设的结果进行比对，以判断芯片电路的有效性。在本发明实施例所提供的模拟测试方法和装置所构造的建模模型中，每个进程通 过一个功能函数来记录进程所对应的组合逻辑中的所有处理时延，而不需要再为每个功能 函数制造时延，降低了系统资源的分散程度，提高了系统资源的利用率。
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附 图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域 普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本发明实施例提供的模拟测试方法的示意图。图2为本发明实施例提供的延时函数的示意图。图3为本发明实施例提供的模拟测试方法的进一步的示意图。图4为本发明实施例提供的模拟测试装置的示意图。图5为本发明实施例提供的函数设置模块的示意图。
具体实施例方式下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完 整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本 发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实 施例，都属于本发明保护的范围。请参照图1，图1所示为本发明实施例提供的模拟测试方法。本发明实施例提供的 模拟测试方法用于电路模拟测试过程中，其包括步骤101 根据芯片的电路结构中的多个组合逻辑，设定建模模型的进程架构，所 述进程架构中包括多个进程，所述多个进程与所述芯片的多个组合逻辑一一对应；步骤102 根据芯片的电路结构中的组合逻辑的功能，分别为所述多个进程设置 一个或多个功能函数，并且根据芯片的电路结构中的每个组合逻辑的处理时延，为每个进 程设置延时函数，以使得每个进程的功能函数的处理结果的产生时间与进程所对应的组合 逻辑的数据处理时间相一致；步骤103 通过缓存将功能函数和延时函数的处理结果发送给下一个进程；步骤104 输出经过所有进程处理的最终处理结果，根据所述最终处理结果与预 设的结果进行比对，以判断芯片电路的有效性。在本发明实施例所提供的模拟测试方法所构造的建模模型中，每个进程通过一个功能函数来记录进程所对应的组合逻辑中的所有处理时延，而不需要再为每个功能函数制 造时延，降低了系统资源的分散程度，提高了系统资源的利用率，从而提高了电路模拟测试 的效率。进一步的，作为本发明实施例的优选方案，本发明实施例所提供的模拟测试方法 种所述的步骤102可以为步骤102a 根据每个组合逻辑的处理时延，以及每个组合逻辑对应的时序电路， 为每一个进程设置延时函数，以使得进程的功能函数的处理处理时间与发送所述处理结果 到下一个进程所需的时间的总和，与进程所对应的组合逻辑的数据处理所需要的时间与将 所述数据处理结果发送到下一个组合逻辑的所需要的时间的总和相一致。在本发明实施例中，所述延时函数可以为由计算机语言生成的虚拟延时队列，也 可以为如图2中所示，包括PEQ(Payload Event Queue，负载事件队列)函数42以及CB(Call Back，事件触发回调)函数44。其中，在实际的应用过程中，通过PEQ函数42接收功能函数 的处理结果以及进程所对应的延时值，PEQ函数42根据进行所对应的延时值执行延时，并 在延时结束后产生相应的事件触发回调函数CB44，通过事件触发回调函数CB44把经过延 时的功能函数的处理结果写入下一个进程，或者通过事件触发回调函数CB把经过延时的 功能函数的处理结果写入缓存中，并通过缓存将处理结果发送给下一个进程。这种方案的 优点是不需要大量的延时队列，进程不需要将函数的处理结果写入下一级缓存，而是由CB 函数完成。由于CB函数是基于事件触发的回调函数，因此模型的效率很高。此外需要注意的是，在本发明实施例中所涉及到的缓存均为通过软件生成的虚拟 缓存。请参照图3，在又一实施例中，步骤102可以包括步骤102b 将芯片的电路结构中的每个组合逻辑按照功能划分成多个子组合逻 辑，根据每个组合逻辑的子组合逻辑为相应的进程设置多个子功能函数集；步骤102c 根据每个子组合逻辑的处理时延，为每个子功能函数设置延时函数；步骤102d 将每个子功能函数的处理结果发送至相应的延时函数。进一步的，在步骤102c种所述子功能函数更可以包括PEQ函数和CB函数，通过 PEQ函数接收功能函数的处理结果以及进程所对应的延时值，PEQ函数根据进行所对应的 延时值执行延时，并在延时结束后产生相应的事件触发回调函数CB，通过事件触发回调函 数CB把经过延时的功能函数的处理结果向下一个子功能函数或下一个进程发送。在本发明实施例中，由于将功能函数进一步的划分成了多个子功能函数，可以对 子功能函数来分别计算时延，这样做的优势是，在需要模拟反压场景的时候，只需要针对于 特定功能子函数即可，而不会影响其他子功能函数的工作，从而可以更好的模拟数据在反 压的情况下的积压状况。请参照图4，本发明实施例还提供了与本发明实施例所提供的模拟测试方法相对 应的模拟测试装置，其包括进程架构模块201、函数设置模块202、缓存管理模块203、以及 结果比对模块204。所述进程架构模块201用于根据芯片的电路结构中的多个组合逻辑，设定建模模 型的进程架构，所述进程架构中包括多个进程，所述多个进程与所述芯片的多个组合逻辑
--对应。
所述函数设置模块202分别为所述多个进程设置函数，其中，请参照图5，所述函 数设置模块202包括功能函数单元2022以及延时函数单元2024。所述功能函数单元用于 根据芯片的电路结构中的组合逻辑的功能为所述多个进程设置一个或多个功能函数，所述 延时函数单元用于根据芯片的电路结构中的每个组合逻辑的处理时延，为每个进程设置延 时函数，以使得每个进程的功能函数的处理结果的产生时间与进程所对应的组合逻辑的数 据处理时间相一致；其中，所述根据芯片的电路结构中的每个组合逻辑的处理时延，为每个进程设置 延时函数可以包括延时函数单元根据所述组合逻辑的处理时延，以及所述组合逻辑对应 的时序电路，为每一个进程设置延时函数，以使得所述进程的功能函数的处理处理时间与 发送所述处理结果到下一个进程所需的时间的总和，与所述进程所对应的组合逻辑的数据 处理所需要的时间与将所述数据处理结果发送到下一个组合逻辑的所需要的时间的总和 相一致。所述功能函数更可以包括PEQ函数和CB函数，通过PEQ函数接收功能函数的处 理结果以及进程所对应的延时值，PEQ函数根据进行所对应的延时值执行延时，并在延时结 束后产生相应的事件触发回调函数CB，通过事件触发回调函数CB把经过延时的功能函数 的处理结果向下一个子功能函数发送。在可选择的实施例中，所述进程架构模块201更可以将芯片的电路结构中的组合 逻辑按照功能划分成多个子组合逻辑，所述功能函数单元根据所述组合逻辑的子组合逻辑 为相应的进程设置多个子功能函数集；所述延时函数单元根据所述子组合逻辑的处理时 延，为所述子功能函数设置延时函数，以通过延时函数对所述子组合逻辑的处理结果进行 延时。相应的，所述延时函数包括PEQ函数和CB函数。其中，所述PEQ函数用于接收功能 函数的处理结果以及进程所对应的延时值，根据所述进行所对应的延时值对处理结果进行 延时，并在延时完成后将处理结果发送给CB函数；所述CB函数用于接收经过延时的功能函 数的处理结果，并把所述处理结果写入所述缓存中。所述缓存管理模块203用于通过缓存将功能函数和延时函数的处理结果发送给 下一个进程。所述结果比对模块204用于输出经过所有进程处理的最终处理结果，根据所 述最终处理结果与预设的结果进行比对，以判断芯片电路的有效性。本领域普通技术人员可以理解实现上述方法实施例的全部或部分步骤可以通过 程序指令相关的硬件来完成，前述的程序可以存储于计算机可读取存储介质中，该程序在 执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括R0M、RAM、磁碟或者光 盘等各种可以存储程序代码的介质。以上对本发明实施例所提供的多级交换网和系统进行了详细介绍，本文中应用了 具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本 发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体 实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的 限制。
权利要求
1.一种用于芯片电路的模拟测试方法，其特征在于，包括根据芯片的电路结构中的多个组合逻辑，设定建模模型的进程架构，所述进程架构中 包括多个进程，所述多个进程与所述芯片的多个组合逻辑一一对应；根据芯片的电路结构中的组合逻辑的功能，分别为所述多个进程设置一个或多个功能 函数，并且根据芯片的电路结构中的所述组合逻辑的处理时延，为所述进程设置延时函数， 通过所述延时函数对功能函数的处理结果进行延时，以使得所述进程的功能函数的处理结 果的产生时间与所述进程所对应的组合逻辑的数据处理时间相一致；通过缓存将所述功能函数和延时函数的处理结果发送给下一个进程；输出经过所有进程处理的最终处理结果，根据所述最终处理结果与预设的结果进行比 对，以判断芯片电路的有效性。
2.如权利要求1中所述的模拟测试方法，其特征在于，所述根据芯片的电路结构中的 组合逻辑的功能，分别为所述多个进程设置一个或多个功能函数，并且根据芯片的电路结 构中的每个组合逻辑的处理时延，为每个进程设置延时函数包括根据所述组合逻辑的处理时延，以及所述组合逻辑对应的时序电路，为每一个进程设 置延时函数，以使得所述进程的功能函数的处理处理时间与发送所述处理结果到下一个进 程所需的时间的总和，与所述进程所对应的组合逻辑的数据处理所需要的时间与将所述数 据处理结果发送到下一个组合逻辑的所需要的时间的总和相一致。
3.如权利要求1中所述的模拟测试方法，其特征在于，所述延时函数为由虚拟计算机 语言生成的延时队列。
4.如权利要求1中所述的模拟测试方法，其特征在于，所述延时函数包括PEQ函数和 CB函数，其中，所述PEQ函数用于接收功能函数的处理结果以及进程所对应的延时值，根据所述进行 所对应的延时值对处理结果进行延时，并在延时完成后将处理结果发送给CB函数；所述CB函数用于接收经过延时的功能函数的处理结果，并把所述处理结果写入所述 缓存中。
5.如权利要求1中所述的模拟测试方法，其特征在于，所述步骤根据芯片的电路结构 中的组合逻辑的功能，分别为所述多个进程设置一个或多个功能函数，并且根据芯片的电 路结构中的每个组合逻辑的处理时延，为每个进程设置延时函数，以使得每个进程的功能 函数的处理结果的产生时间与进程所对应的组合逻辑的数据处理时间相一致，包括将芯片的电路结构中的组合逻辑按照功能划分成多个子组合逻辑，根据所述组合逻辑 的子组合逻辑为相应的进程设置多个子功能函数集；根据所述子组合逻辑的处理时延，为所述子功能函数设置延时函数；通过延时函数对所述子组合逻辑的处理结果进行延时。
6.如权利要求5中所述的模拟测试方法，其特征在于，所述功能函数更可以包括PEQ 函数和CB函数，通过PEQ函数接收功能函数的处理结果以及进程所对应的延时值，PEQ函 数根据进行所对应的延时值执行延时，并在延时结束后产生相应的事件触发回调函数CB， 通过事件触发回调函数CB把经过延时的功能函数的处理结果向下一个子功能函数发送。
7.—种芯片电路的模拟测试装置，其特征在于，所述模拟测试装置包括进程架构模块、 函数设置模块、缓存管理模块、以及结果比对模块，其中，所述进程架构模块用于根据芯片的电路结构中的多个组合逻辑，设定建模模型的进 程架构，所述进程架构中包括多个进程，所述多个进程与所述芯片的多个组合逻辑一一对 应；所述函数设置模块用于分别为所述多个进程设置函数，其中，所述函数设置模块包括 功能函数单元以及延时函数单元，所述功能函数单元用于根据芯片的电路结构中的组合逻 辑的功能为所述多个进程设置一个或多个功能函数，所述延时函数单元用于根据芯片的电 路结构中的每个组合逻辑的处理时延，为每个进程设置延时函数，以使得每个进程的功能 函数的处理结果的产生时间与进程所对应的组合逻辑的数据处理时间相一致；所述缓存管理模块用于通过缓存将功能函数和延时函数的处理结果发送给下一个进程；所述结果比对模块用于输出经过所有进程处理的最终处理结果，根据所述最终处理结 果与预设的结果进行比对，以判断芯片电路的有效性。
8.如权利要求7中所述的模拟测试装置，其特征在于，所述根据芯片的电路结构中的 组合逻辑的功能，分别为所述多个进程设置一个或多个功能函数，并且根据芯片的电路结 构中的每个组合逻辑的处理时延，为每个进程设置延时函数包括根据所述组合逻辑的处理时延，以及所述组合逻辑对应的时序电路，为每一个进程设 置延时函数，以使得所述进程的功能函数的处理处理时间与发送所述处理结果到下一个进 程所需的时间的总和，与所述进程所对应的组合逻辑的数据处理所需要的时间与将所述数 据处理结果发送到下一个组合逻辑的所需要的时间的总和相一致。
9.如权利要求7中所述的模拟测试装置，其特征在于，所述延时函数包括PEQ函数和 CB函数，其中，所述PEQ函数用于接收功能函数的处理结果以及进程所对应的延时值，根据所述进行 所对应的延时值对处理结果进行延时，并在延时完成后将处理结果发送给CB函数；所述CB函数用于接收经过延时的功能函数的处理结果，并把所述处理结果写入所述 缓存中。
10.如权利要求7中所述的模拟测试装置，其特征在于，所述功能函数单元还根据所述 组合逻辑的子组合逻辑为相应的进程设置多个子功能函数集；所述延时函数单元根据所述 子组合逻辑的处理时延，为所述子功能函数设置延时函数。
全文摘要
本发明实施例提供一种模拟测试方法，包括根据芯片电路结构的组合逻辑，设定进程架构。所述进程架构中包括多个进程。根据芯片的电路结构中的组合逻辑的功能，分别为所述多个进程设置功能函数，并且根据芯片的电路结构中的组合逻辑的处理时延，为进程设置延时函数，通过延时函数对功能函数的处理结果进行延时，以使得进程的功能函数的处理结果的产生时间与进程所对应的组合逻辑的数据处理时间相一致；通过缓存将功能函数的处理结果发送给下一个进程。在本发明实施例所提供的模拟测试方法所构造的建模模型中，每个进程通过一个功能函数来记录进程所对应的组合逻辑中的所有处理时延，降低了系统资源的分散程度，提高了系统资源的利用率。
文档编号G06F17/50GK102004811SQ20101028215
公开日2011年4月6日 申请日期2010年9月15日 优先权日2010年9月15日
发明者唐亮, 张敏威 申请人:华为技术有限公司