专利名称：预测深亚微米集成电路互连线全开路缺陷电压值的方法
技术领域：
本发明属于集成电路领域，涉及ー种集成电路可测性设计的故障测试方法，尤其是ー种预测深亚微米集成电路互连线全开路缺陷电压值的方法。
背景技术：
开路缺陷是集成电路中常见的故障之一。在芯片设计、制造和应用中都有可能引入开路缺陷，造成电路电学特性的错误。芯片物理设计、流片步骤、以及芯片应用过程中造成开路缺陷的主要原因有(I)版图设计中隐含的可制造性设计方面考虑不足，例如没有充分地插入多通孔。、
(2)芯片制造时光刻步骤引入的缺陷。(3)芯片制造时刻蚀步骤引入的缺陷。(4)芯片制造时接触孔或通孔有完全的缺失或者不完整。(5)由于电迁移效应导致的金属线或者通孔发生断裂。开路缺陷点的电压受以下因素的影响(I)其它相邻信号线与开路金属线之间的耦合电容，以及相邻信号线本身逻辑状态的变化。(2)相邻的电源线、地线与开路金属线间的耦合电容。(3)断开金属线所驱动的门电路的晶体管内部栅电容。(4)制造过程中在浮空金属线上累积的电荷。(5)芯片表面电阻、电容特性。(6)所驱动门电路的阈值电压-即拜占庭效应(Byzantine Effect)。在以上所有六个影响因素中，第一个因素相邻信号线与开路金属线之间的耦合电容的影响占据最重要的、决定性的地位。在エ艺是大于或者等于0. 13微米的较大尺寸时，相对本征电容来说，信号线之间耦合电容的影响效应很小。在这样的条件下，虽然上面列出的第一个因素——耦合电容会起到最重要的影响作用，但在较大尺寸下，它所起到的作用也非常之小。因此在过去的几十年的时间内，在エ艺尺寸进入深亚微米之前的集成电路可测性设计中，认为开路缺陷处的电压值是稳定不变的高电平“ I ”、或者是稳定不变的低电平“0”——这种近似所帯来的误差很小，基本是合理的。所以在那样的情况下，用传统的静态缺陷模型固定为0的模型(stuck-at 0)来检测开路缺陷电压值为低电平“O”、固定为I的模型(stuck-at I)来检测开路缺陷电压值为高电平“I”、以及多次固定测试(N-detection stuck-at),基本上能够较好地覆盖到开路缺陷。但是随着工艺进入深亚微米和超深亚微米的尺寸，铜替代了铝来作金属互连线；且互连线宽度、间距减小；密度増大、层数增多、以及通孔数量的激増，这些因素都进ー步增加了开路缺陷出现的几率。而且更重要的是，此时信号线之间耦合电容的影响相对本征电容来说不再能够忽略。因此当那些和开路缺陷点相邻的信号线逻辑发生变化吋，由于电容耦合效应导致开路缺陷处的电压也发生相应的改变。由于开路缺陷点的电压不再是固定值，若继续沿用以上的传统静态缺陷模型固定为O的模型(Stuck-at O)、固定为I的模型(stuck-at I)、和多次固定测试(N-detection stuck-at)的话,在芯片测试阶段会发现较多数量的全开路缺陷已经不再能够被已有的测试向量检测出，芯片测试覆盖率将不再能满足要求。而确实，在实际的90纳米、65纳米、45纳米、40纳米、以及23纳米项目中，已经发现越来越多的真实的开路故障被遗漏，芯片电学性能发生错误却无法被已有的测试向量检测到。芯片测试工程师不得不将这些无法被测出的、含有缺陷的芯片送交给可测试设计(DFT)工程师来做客户次品返回(Customer Retain)分析，极大地浪费了测试时间。并且即便进入了客户次品返回分析的流程之后，没有可靠的针对开路缺陷的电压预测公式，也没办法有有效地对这些缺陷进行诊断、确定、和定位，仍然没有办法达到高的测试覆盖率。所以当エ艺进入小于0. 13微米之后的深亚微米、以及更小的超深亚微米范围吋，我们急需找到准确而高效的方法来确定互连线全开路缺陷点的电压值。
发明内容
本发明的目的在于克服上述现有技术的缺点，提供一种预测深亚微米集成电路互连线全开路缺陷电压值的方法，该方法能够准确而高效地确定互连线全开路缺陷点的电压值，包括以下步骤(I)建立第一个电压预测模型
权利要求
1.预测深亚微米集成电路互连线全开路缺陷电压值的方法，其特征在于 (1)建立第一个电压预测模型
2.如权利要求I所述，预测深亚微米集成电路互连线全开路缺陷电压值的方法，其特征在于 所述步骤(I)建立第一个电压预测模型，包括 A :建立全开路缺陷的电容模型； B :针对该芯片设计所采用的特定工艺库，设计测试模块；在测试模块中插入互连线全开路缺陷，围绕该开路缺陷构建有相邻信号线紧密围绕的版图情境； C :首先，对于特定的一个开路位置，提取与之相邻信号线的耦合电容值；并改变这些相邻信号线的逻辑状态，针对相邻信号线逻辑状态跳变的不同情境，通过SPICE器件级仿真得到所对应的该开路缺陷点的电压值；仿真出在某一时刻，仅有单根相邻信号线逻辑改变时，在开路点感应出的电压变化值Vi ； 接下来，改变开路位置，即改变其与周围相邻信号线耦合电容的大小，再次通过SPICE器件级仿真得到对应不同位置的开路缺陷上的电压值； 然后，利用MATLAB拟合曲线，分析在不同的开路位置，相邻信号线耦合电容与开路点电压的关系； 最后，再次利用MATLAB，将耦合电容与电压的关系曲线取一阶近似，并计算出线性耦合系数，即公式(I)中的Ki,得到完整的第一个电压预测模型的解析表达式。
3.如权利要求I所述，预测深亚微米集成电路互连线全开路缺陷电压值的方法，其特征在于 所述步骤(I)建立第一个电压预测模型芯片设计所采用的工艺库改变，线性耦合系数1也改变；因此，针对不同的工艺，应重复步骤(I)中的B和C两个过程，以得到与工艺对应的第一个电压预测模型； 所述步骤(I)中的C:通过MATLAB拟合，将SPICE器件级仿真得到的开路点电压具体值映射到了耦合电容上； 而所述步骤(I)中的A :建立全开路缺陷的电容模型——该电容模型是完整的，并且不随工艺变化而改变；电容模型中包含了芯片设计阶段不可测量的变量Vtrap，即包含了浮空金属线上累积电荷效应对电压的影响。
4.如权利要求I所述，预测深亚微米集成电路互连线全开路缺陷电压值的方法，其特征在于 所述步骤(2)建立第二个电压预测模型定义合理的高电平百分比门限VJh、和低电平百分比门限VfH，得到完整的第二个电压预测模型的解析表达式； 高电平、低电平百分比门限定义值是否合理是由第一个电压预测模型来判断；具体步骤为 A :根据产品设计中对高、低电平的要求，再结合该芯片设计所采用的特定工艺库中基本单元阈值电压的范围，首先定义初始的高、低电平百分比门限值； B :由第一个电压预测模型计算出开路点的电压值，该电压值以毫伏为单位；再将此以毫伏为单位的具体电压值通过初始定义的高电平、低电平百分比门限换算成为电压逻辑值； C :将初始定义的高、低电平百分比门限代入第二个电压预测模型，然后利用此时的第二个电压预测模型计算得到开路点电压的逻辑值； D :若两个模型得到的电压逻辑值一致，则说明此时第二个电压预测模型中的高、低电平百分比门限的初始定义值是合理的；如果两个模型得到的电压逻辑值不一致，则需要调整高、低电平百分比门限的定义值，然后再用调整后的值重复本过程的步骤B和步骤C，直到最终第二个电压预测模型采用了合理的高、低电平百分比门限定义值，计算出的开路缺陷处的电压逻辑值与第一个电压预测模型相等；得到第二个电压预测模型的解析表达式。
5.如权利要求I所述预测深亚微米集成电路互连线全开路缺陷电压值的方法，其特征在于 所述步骤(2)中，第二个电压模型在第一个电压模型的基础上进行了简化忽略芯片设计阶段不可测量的变量Vtrap，即忽略浮空金属线上累积电荷效应对电压的影响；而将芯片设计步骤中可以测量的耦合电容作为唯一变量来表征开路点的电压逻辑状态；当低跳变的相邻信号耦合电容与总耦合电容之比超过低电平百分比门限时，开路点为低电平逻辑；当高跳变的相邻信号耦合电容与总耦合电容之比超过高电平百分比门限时，开路点为高电平逻辑； 同时，通过设置并验证得到合理的高、低电平百分比门限值，代入第二个电压模型的解析表达式，使得第二个电压模型公式和第一个电压模型公式对于开路点逻辑状态的判断一致一保证了第二个电压模型具有和第一个电压预测模型相近似的准确性； 因此，在步骤(3)中芯片可测性设计的自动测试向量步骤中，直接使用第二个电压模型公式作为互连线全开路缺陷的故障模型。
全文摘要
本发明公开了一种预测深亚微米集成电路互连线全开路缺陷电压值的方法，该方法在芯片设计阶段准确而高效地确定互连线全开路缺陷点的电压。包括以下步骤首先建立第一个电压预测模型。在此基础上建立第二个电压预测模型。然后，对疑似存在开路缺陷的金属线，提取它周围信号线的耦合电容值，利用第二个电压预测模型计算出电压逻辑。在可测性设计的自动测试向量生成步骤中，加载与计算出的电压逻辑相反的测试向量，若观测到的开路电压逻辑等于由第二个电压预测模型得到的计算值，则说明此处有全开路缺陷。本发明的有益效果是建立准确而且在工程上有可行性意义的两个电压模型；并且提出将两个模型结合使用的完整方法。
文档编号G06F17/50GK102708219SQ201110417640
公开日2012年10月3日 申请日期2011年12月13日 优先权日2011年12月13日
发明者耿莉, 邵志标, 韦素芬 申请人:西安交通大学